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M38022M6D384SP

器件型号:M38022M6D384SP
厂商名称:Mitsubishi Electric
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器件描述

8-BIT SINGLE-CHIP MICROCOMPUTER

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M38022M6D384SP器件文档内容

                                                               ADVANCED AND EVER ADVANCING MITSUBISHI ELECTRIC

MITSUBISHI 8-BIT SINGLE-CHIP MICROCOMPUTER
                 740 FAMILY / 38000 SERIES

    3802

             Group

                    User's Manual

                                           MITSUBISHI
                                           ELECTRIC
                            keep safety first in your circuit designs !

q Mitsubishi Electric Corporation puts the maximum effort into making semiconductor
   products better and more reliable, but there is always the possibility that trouble
   may occur with them. Trouble with semiconductors may lead to personal injury,
   fire or property damage. Remember to give due consideration to safety when
   making your circuit designs, with appropriate measures such as (i) placement
   of substitutive, auxiliary circuits, (ii) use of non-flammable material or (iii) prevention
   against any malfunction or mishap.

                                   Notes regarding these materials

q These materials are intended as a reference to assist our customers in the
   selection of the Mitsubishi semiconductor product best suited to the customer's
   application; they do not convey any license under any intellectual property rights,
   or any other rights, belonging to Mitsubishi Electric Corporation or a third party.

q Mitsubishi Electric Corporation assumes no responsibility for any damage, or
   infringement of any third-party's rights, originating in the use of any product
   data, diagrams, charts or circuit application examples contained in these materials.

q All information contained in these materials, including product data, diagrams
   and charts, represent information on products at the time of publication of these
   materials, and are subject to change by Mitsubishi Electric Corporation without
   notice due to product improvements or other reasons. It is therefore recommended
   that customers contact Mitsubishi Electric Corporation or an authorized Mitsubishi
   Semiconductor product distributor for the latest product information before
   purchasing a product listed herein.

q Mitsubishi Electric Corporation semiconductors are not designed or manufactured
   for use in a device or system that is used under circumstances in which human
   life is potentially at stake. Please contact Mitsubishi Electric Corporation or an
   authorized Mitsubishi Semiconductor product distributor when considering the
   use of a product contained herein for any specific purposes, such as apparatus
   or systems for transportation, vehicular, medical, aerospace, nuclear, or undersea
   repeater use.

q The prior written approval of Mitsubishi Electric Corporation is necessary to
   reprint or reproduce in whole or in part these materials.

q If these products or technologies are subject to the Japanese export control
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   and cannot be imported into a country other than the approved destination.
   Any diversion or reexport contrary to the export control laws and regulations of
   Japan and/or the country of destination is prohibited.

q Please contact Mitsubishi Electric Corporation or an authorized Mitsubishi
   Semiconductor product distributor for further details on these materials or the
   products contained therein.
Preface

This user's manual describes Mitsubishi's CMOS 8-
bit microcomputers 3802 Group.
After reading this manual, the user should have a
through knowledge of the functions and features of
the 3802 Group, and should be able to fully utilize
the product. The manual starts with specifications
and ends with application examples.
For details of software, refer to the "SERIES MELPS
740 USER'S MANUAL."
For details of development support tools, refer to the
"DEVELOPMENT SUPPORT TOOLS FOR MICRO-
COMPUTERS" data book.
BEFORE USING THIS USER'S MANUAL

This user's manual consists of the following three chapters. Refer to the chapter appropriate to your conditions, such
as hardware design or software development. Chapter 3 also includes necessary information for systems development.
Be sure to refer to this chapter.

1. Organization

q CHAPTER 1 HARDWARE
     This chapter describes features of the microcomputer and operation of each peripheral function.

q CHAPTER 2 APPLICATION
     This chapter describes usage and application examples of peripheral functions, based mainly on setting examples
     of related registers.

q CHAPTER 3 APPENDIX
     This chapter includes necessary information for systems development using the microcomputer, electric
     characteristics, a list of registers, the masking confirmation (mask ROM version), and mark specifications which
     are to be submitted when ordering.

2. Structure of register

The figure of each register structure describes its functions, contents at reset, and attributes as follows :

                                    Bits                                                       (Note 2)

                                                                                Bit attributes

b7 b6 b5 b4 b3 b2 b1 b0                                                                                  (Note 1)

                                    Contents immediately after reset release

0                        CPU mode register (CPUM) [Address : 3B16]

                         B                Name                            Function                                 At reset R W

                         0 Processor mode bits                   b1 b0                                             0
                         1
                         2 Stack page selection bit              0 0 : Single-chip mode                            0
                                                                 01:
                                                                 1 0 : Not available                               0
                                                                 11:

                                                                 0 : 0 page
                                                                 1 : 1 page

                         3 Nothing arranged for these bits. These are write disabled                               0  !
                         4 bits. When these bits are read out, the contents are "0."
                                                                                                                   0  !

                         5 Fix this bit to "0."                                                                    1

                         6 Main clock (XIN-XOUT) stop bit        0 : Operating                                     T
                                                                 1 : Stopped

                         7  Internal system clock selection bit  0 : XIN-XOUT selected                             T
                                                                 1 : XCIN-XCOUT selected

: Bit in which nothing is arranged               : Bit that is not used for control of the corresponding function

Note 1. Contents immediately after reset release
                  0������"0" at reset release
                  1������"1" at reset release
                  Undefined������Undefined or reset release
                  T ������Contents determined by option at reset release

Note 2. Bit attributes������The attributes of control register bits are classified into 3 bytes : read-only, write-only
                                 and read and write. In the figure, these attributes are represented as follows :

                            R������Read                          W������Write

                              ������Read enabled                    ������Write enabled
                            !������Read disabled                 ! ������Write disabled
LIST OF GROUPS HAVING THE SIMILAR FUNCTIONS

3802 group, one of the CMOS 8-bit microcomputer 38000 series presented in this user's manual is provided with
standard functions.
The basic functions of the 3800, 3802, 3806 and 3807 groups having the same functions are shown below. For the
detailed functions of each group, refer to the related data book and user's manual.

List of groups having the same functions                                                                                                     As of September 1995
                                                                                                                                                   3807 group
          Group           3800 group                                3802 group                  3806 group
                                                                                                                                                     80 pin
Function                                                                                        80 pin                                                � 80P6N-A
                                                                                                 � 80P6N-A
       Pin                64 pin                                    64 pin                       � 80P6S-A
(Package type)            � 64P4B                                   � 64P4B                      � 80P6D-A
                          � 64P6N-A                                 � 64P6N-A
                          � 64P6D-A

Clock generating circuit  1 circuit                                 1 circuit                   1 circuit                                    2 circuit

  Timer                   <8-bit>                                   <8-bit>                          <8-bit>                                      <8-bit>
Serial I/O                                                                                              Prescaler : 3                                Timer : 3
                             Prescaler : 3                             Prescaler : 3                    Timer : 4
                             Timer : 4                                 Timer : 4                                                                  <16-bit>
                                                                                                UART or                                              Timer X/Y : 2
                          UART or                         UART or                               Clock synchronous ! 1                                Timer A/B : 2

                          Clock synchronous ! 1 Clock synchronous ! 1                                                                        UART or
                                                                                                                                             Clock synchronous ! 1

                                                          Clock synchronous ! 1 Clock synchronous ! 1 Clock synchronous ! 1

A-D converter                                             8-bit ! 8-channel                     8-bit ! 8-channel                            8-bit ! 13-channel

D-A converter                                             8-bit ! 2-channel                     8-bit ! 2-channel                            8-bit ! 4-channel

          Mask            8K 16K 24K 32K V                8K        16K 24K 32K 12K 16K 24K 32K 48K                                          16K
          ROM             (Note 1) (Note 1)     (Note 1)            (Note 1)          (Note 1) (Note 1) (Note 1) (Note 3) (Note 3) (Note 3)  16K
                                                          (Note 1)                                                                           16K
                                                                                                                                             512
Memory    One Time        8K 16K                32K                                   32K       24K                48K
  type      PROM                      (Note 1)
                                                                                      (Note 1)  (Note 2)           (Note 3)

          EPROM           16K                   32K                                   32K       24K                48K

                                                                                                                   (Note 2)

          RAM 384 384 512 640 384 384 384 640 1024 384 384 512 1024 1024

                                                          PWM output                                                                         Real time port output
                                                                                                                                             Analog comparator
Remarks                                                                                                                                      Watchdog timer

Notes 1: Extended operating temperature version available
          2: High-speed version available
          3: Extended operating temperature version and High-speed version available
         V. ROM expansion
                          Table of contents

Table of contents

CHAPTER 1. HARDWARE

                  DESCRIPTION ................................................................................................................................ 1-2

                  FEATURES ...................................................................................................................................... 1-2

                  APPLICATIONS .............................................................................................................................. 1-2

                  PIN CONFIGURATION ................................................................................................................... 1-2

                  FUNCTIONAL BLOCK ................................................................................................................... 1-4

                  PIN DESCRIPTION ......................................................................................................................... 1-5

                  PART NUMBERING ....................................................................................................................... 1-6

                  GROUP EXPANSION ..................................................................................................................... 1-7

                  GROUP EXPANSION (EXTENDED OPERATING TEMPERATURE VERSION) .................... 1-8

                  FUNCTIONAL DESCRIPTION ....................................................................................................... 1-9
                        Central Processing Unit (CPU) ............................................................................................... 1-9
                        Memory .................................................................................................................................... 1-13
                        I/O Ports .................................................................................................................................. 1-15
                        Interrupts .................................................................................................................................. 1-18
                        Timers ...................................................................................................................................... 1-20
                        Serial I/O.................................................................................................................................. 1-22
                        Pulse Width Modulation (PWM) ............................................................................................ 1-28
                        A-D Converter ......................................................................................................................... 1-30
                        D-A Converter ......................................................................................................................... 1-31
                        Reset Circuit ............................................................................................................................ 1-32
                        Clock Generating Circuit ........................................................................................................ 1-34
                        Processor Modes .................................................................................................................... 1-35

                  NOTES ON PROGRAMMING ..................................................................................................... 1-37
                        Processor Status Register ..................................................................................................... 1-37
                        Interrupts .................................................................................................................................. 1-37
                        Decimal Calculations .............................................................................................................. 1-37
                        Timers ...................................................................................................................................... 1-37
                        Multiplication and Division Instructions ................................................................................ 1-37
                        Ports ......................................................................................................................................... 1-37
                        Serial I/O.................................................................................................................................. 1-37
                        A-D Converter ......................................................................................................................... 1-37
                        D-A Converter ......................................................................................................................... 1-37
                        Instruction Execution Time .................................................................................................... 1-37
                        Memory Expansion Mode....................................................................................................... 1-37
                        Memory Expansion Mode and Microprocessor Mode ....................................................... 1-37

                  DATA REQUIRED FOR MASK ORDERS ................................................................................. 1-38

3802 GROUP USER'S MANUAL  i
Table of contents

                  ROM PROGRAMMING METHOD ............................................................................................... 1-38

                  FUNCTIONAL DESCRIPTION SUPPLEMENT ..........................................................................1-39
                        Interrupt .................................................................................................................................... 1-39
                        Timing After Interrupt ............................................................................................................. 1-40
                        A-D Converter ......................................................................................................................... 1-41

CHAPTER 2. APPLICATION

                  2.1 I/O port ..................................................................................................................................... 2-2
                        2.1.1 Memory map of I/O port ................................................................................................ 2-2
                        2.1.2 Related registers ............................................................................................................. 2-3
                        2.1.3 Handling of unused pins ................................................................................................ 2-4

                  2.2 Timer ......................................................................................................................................... 2-5
                        2.2.1 Memory map of timer ..................................................................................................... 2-5
                        2.2.2 Related registers ............................................................................................................. 2-6
                        2.2.3 Timer application examples ......................................................................................... 2-11

                  2.3 Serial I/O ................................................................................................................................ 2-23
                        2.3.1 Memory map of serial I/O ........................................................................................... 2-23
                        2.3.2 Related registers ........................................................................................................... 2-24
                        2.3.3 Serial I/O connection examples .................................................................................. 2-30
                        2.3.4 Setting of serial I/O transfer data format ................................................................. 2-32
                        2.3.5 Serial I/O application examples .................................................................................. 2-33

                  2.4 PWM ........................................................................................................................................ 2-53
                        2.4.1 Memory map of PWM .................................................................................................. 2-53
                        2.4.2 Related registers ........................................................................................................... 2-54
                        2.4.3 PWM output circuit application example ................................................................... 2-56

                  2.5 A-D converter ........................................................................................................................ 2-59
                        2.5.1 Memory map of A-D conversion .................................................................................2-59
                        2.5.2 Related registers ........................................................................................................... 2-60
                        2.5.3 A-D conversion application example ..........................................................................2-62

                  2.6 Processor mode ................................................................................................................... 2-64
                        2.6.1 Memory map of processor mode ................................................................................ 2-64
                        2.6.2 Related register ............................................................................................................. 2-64
                        2.6.3 Processor mode application examples ...................................................................... 2-65

                  2.7 Reset ....................................................................................................................................... 2-69
                        2.7.1 Connection example of reset IC .................................................................................2-69

CHAPTER 3. APPENDIX

                  3.1 Electrical characteristics ...................................................................................................... 3-2
                        3.1.1 Absolute maximum ratings ............................................................................................ 3-2
                        3.1.2 Recommended operating conditions ............................................................................. 3-2
                        3.1.3 Electrical characteristics................................................................................................. 3-3

ii  3802 GROUP USER'S MANUAL
                                                                                     Table of contents

     3.1.4 A-D converter characteristics ........................................................................................ 3-3
     3.1.5 D-A converter characteristics ........................................................................................ 3-4
     3.1.6 Timing requirements and Switching characteristics .................................................. 3-5
     3.1.7 Absolute maximum ratings (Extended operating temperature version) .................. 3-9
     3.1.8 Recommended operating conditions(Extended operating temperature version) .... 3-9
     3.1.9 Electrical characteristics (Extended operating temperature version) .................... 3-10
     3.1.10 A-D converter characteristics (Extended operating temperature version) ........ 3-10
     3.1.11 D-A converter characteristics (Extended operating temperature version) ........ 3-11
     3.1.12 Timing requirements and Switching characteristics

                 (Extended operating temperature version) ......................................................... 3-12
     3.1.13 Timing diagram ........................................................................................................... 3-14

3.2 Standard characteristics ..................................................................................................... 3-17
     3.2.1 Power source current characteristic examples ........................................................ 3-17
     3.2.2 Port standard characteristic examples ...................................................................... 3-18
     3.2.3 A-D conversion standard characteristics .................................................................. 3-20
     3.2.4 D-A conversion standard characteristics .................................................................. 3-21

3.3 Notes on use......................................................................................................................... 3-22
     3.3.1 Notes on interrupts ....................................................................................................... 3-22
     3.3.2 Notes on the serial I/O1 .............................................................................................. 3-22
     3.3.3 Notes on the A-D converter ........................................................................................ 3-23
     3.3.4 Notes on the RESET pin ............................................................................................. 3-24
     3.3.5 Notes on input and output pins .................................................................................. 3-24
     3.3.6 Notes on memory expansion mode and microprocessor mode ............................ 3-25
     3.3.7 Notes on built-in PROM ............................................................................................... 3-26

3.4 Countermeasures against noise ....................................................................................... 3-28
     3.4.1 Shortest wiring length .................................................................................................. 3-28
     3.4.2 Connection of a bypass capacitor across the Vss line and the Vcc line ............ 3-29
     3.4.3 Wiring to analog input pins ......................................................................................... 3-30
     3.4.4 Consideration for oscillator .......................................................................................... 3-30
     3.4.5 Setup for I/O ports ....................................................................................................... 3-31
     3.4.6 Providing of watchdog timer function by software .................................................. 3-31

3.5 List of registers .................................................................................................................... 3-33

3.6 Mask ROM ordering method .............................................................................................. 3-47

3.7 Mark specification form ...................................................................................................... 3-61

3.8 Package outline .................................................................................................................... 3-63

3.9 List of instruction codes .................................................................................................... 3-65

3.10 Machine Instructions ......................................................................................................... 3-66

3.11 SFR memory map .............................................................................................................. 3-76

3.12 Pin configuration ................................................................................................................ 3-77

3802 GROUP USER'S MANUAL  iii
                                                                                                          List of figures

                     List of figures

CHAPTER 1 HARDWARE

                  Fig. 1 Pin configuration of M38022M4-XXXFP ..........................................................................1-2
                  Fig. 2 Pin configuration of M38022M4-XXXSP ..........................................................................1-3
                  Fig. 3 Functional block diagram ................................................................................................... 1-4
                  Fig. 4 Part numbering .................................................................................................................... 1-6
                  Fig. 5 Memory expansion plan ..................................................................................................... 1-7
                  Fig. 6 Memory expansion plan (Extended operating temperature version) .......................... 1-8
                  Fig. 7 740 Family CPU register structure ................................................................................... 1-9
                  Fig. 8 Register push and pop at interrupt generation and subroutine call ........................ 1-10
                  Fig. 9 Structure of CPU mode register ..................................................................................... 1-11
                  Fig. 10 Memory map diagram .................................................................................................... 1-12
                  Fig. 11 Memory map of special function register (SFR) ....................................................... 1-13
                  Fig. 12 Port block diagram (single-chip mode) (1) ................................................................ 1-16
                  Fig. 13 Port block diagram (single-chip mode) (2) ................................................................ 1-17
                  Fig. 14 Interrupt control ............................................................................................................... 1-18
                  Fig. 15 Structure of interrupt-related registers ........................................................................ 1-18
                  Fig. 16 Structure of timer XY register ....................................................................................... 1-19
                  Fig. 17 Block diagram of timer X, timer Y, timer 1, and timer 2 ........................................ 1-21
                  Fig. 18 Block diagram of clock synchronous serial I/O1....................................................... 1-22
                  Fig. 19 Operation of clock synchronous serial I/O1 function ............................................... 1-22
                  Fig. 20 Block diagram of UART serial I/O .............................................................................. 1-23
                  Fig. 21 Operation of UART serial I/O function ....................................................................... 1-24
                  Fig. 22 Structure of serial I/O control registers ...................................................................... 1-25
                  Fig. 23 Structure of serial I/O2 control register...................................................................... 1-26
                  Fig. 24 Block diagram of serial I/O2 function ......................................................................... 1-26
                  Fig. 25 Timing of serial I/O2 function ....................................................................................... 1-27
                  Fig. 26 Timing of PWM cycle ..................................................................................................... 1-28
                  Fig. 27 Block diagram of PWM function ................................................................................... 1-28
                  Fig. 28 Structure of PWM control register............................................................................... 1-29
                  Fig. 29 PWM output timing when PWM register or PWM prescaler is changed ............... 1-29
                  Fig. 30 Structure of AD/DA control register ............................................................................ 1-30
                  Fig. 31 Block diagram of A-D converter ................................................................................... 1-30
                  Fig. 32 Block diagram of D-A converter ................................................................................... 1-31
                  Fig. 33 Equivalent connection circuit of D-A converter ......................................................... 1-31
                  Fig. 34 Example of reset circuit ................................................................................................. 1-32
                  Fig. 35 Internal status of microcomputer after reset ............................................................. 1-32
                  Fig. 36 Timing of reset ................................................................................................................ 1-33
                  Fig. 37 Ceramic resonator circuit............................................................................................... 1-34
                  Fig. 38 External clock input circuit ............................................................................................ 1-34
                  Fig. 39 Block diagram of clock generating circuit .................................................................................. 1-34
                  Fig. 40 Memory maps in various processor modes ............................................................... 1-35
                  Fig. 41 Structure of CPU mode register ................................................................................... 1-35
                  Fig. 42 ONW function timing ...................................................................................................... 1-36
                  Fig. 43 Programming and testing of One Time PROM version ........................................... 1-38
                  Fig. 44 Timing chart after an interrupt occurs ........................................................................ 1-40
                  Fig. 45 Time up to execution of the interrupt processing routine ....................................... 1-40
                  Fig. 46 A-D conversion equivalent circuit ................................................................................. 1-42
                  Fig. 47 A-D conversion timing chart .......................................................................................... 1-42

3802 GROUP USER'S MANUAL  i
List of figures

CHAPTER 2 APPLICATION

                  Fig. 2.1.1 Memory map of I/O port related registers ............................................................... 2-2
                  Fig. 2.1.2 Structure of Port Pi (i=0, 1, 2, 3, 4, 5, 6)............................................................... 2-3
                  Fig. 2.1.3 Structure of Port Pi direction register (i=0, 1, 2, 3, 4, 5, 6) ................................ 2-3

                  Fig. 2.2.1 Memory map of timer related registers ......................................................................2-5
                  Fig. 2.2.2 Structure of Prescaler 12, Prescaler X, Prescaler Y .............................................. 2-6
                  Fig. 2.2.3 Structure of Timer 1 ..................................................................................................... 2-6
                  Fig. 2.2.4 Structure of Timer 2, Timer X, Timer Y ....................................................................2-7
                  Fig. 2.2.5 Structure of Timer XY mode register ......................................................................... 2-8
                  Fig. 2.2.6 Structure of Interrupt request register 1 ....................................................................2-9
                  Fig. 2.2.7 Structure of Interrupt request register 2 ....................................................................2-9
                  Fig. 2.2.8 Structure of Interrupt control register 1 .................................................................. 2-10
                  Fig. 2.2.9 Structure of Interrupt control register 2 .................................................................. 2-10
                  Fig. 2.2.10 Connection of timers and setting of division ratios [Clock function] ................ 2-12
                  Fig. 2.2.11 Setting of related registers [Clock function] ......................................................... 2-13
                  Fig. 2.2.12 Control procedure [Clock function] ........................................................................ 2-14
                  Fig. 2.2.13 Example of a peripheral circuit ...............................................................................2-15
                  Fig. 2.2.14 Connection of the timer and setting of the division ratio [Piezoelectric buzzer output] ........... 2-15
                  Fig. 2.2.15 Setting of related registers [Piezoelectric buzzer output] ................................... 2-16
                  Fig. 2.2.16 Control procedure [Piezoelectric buzzer output] .................................................. 2-16
                  Fig. 2.2.17 A method for judging if input pulse exists ........................................................... 2-17
                  Fig. 2.2.18 Setting of related registers [Measurement of frequency] ................................... 2-18
                  Fig. 2.2.19 Control procedure [Measurement of frequency] ................................................... 2-19
                  Fig. 2.2.20 Connection of the timer and setting of the division ratio [Measurement of pulse width] ........... 2-20
                  Fig. 2.2.21 Setting of related registers [Measurement of pulse width] ................................ 2-21
                  Fig. 2.2.22 Control procedure [Measurement of pulse width] ................................................ 2-22

                  Fig. 2.3.1 Memory map of serial I/O related registers ........................................................... 2-23
                  Fig. 2.3.2 Structure of Transmit/Receive buffer register ........................................................ 2-24
                  Fig. 2.3.3 Structure of Serial I/O1 status register ................................................................... 2-24
                  Fig. 2.3.4 Structure of Serial I/O1 control register .................................................................. 2-25
                  Fig. 2.3.5 Structure of UART control register ........................................................................... 2-25
                  Fig. 2.3.6 Structure of Baud rate generator ..............................................................................2-26
                  Fig. 2.3.7 Structure of Serial I/O2 control register .................................................................. 2-26
                  Fig. 2.3.8 Structure of Serial I/O2 register................................................................................ 2-27
                  Fig. 2.3.9 Structure of Interrupt edge selection register ........................................................ 2-27
                  Fig. 2.3.10 Structure of Interrupt request register 1 ............................................................... 2-28
                  Fig. 2.3.11 Structure of Interrupt request register 2 ............................................................... 2-28
                  Fig. 2.3.12 Structure of Interrupt control register 1 ................................................................ 2-29
                  Fig. 2.3.13 Structure of Interrupt control register 2 ................................................................ 2-29
                  Fig. 2.3.14 Serial I/O connection examples (1) ....................................................................... 2-30
                  Fig. 2.3.15 Serial I/O connection examples (2) ....................................................................... 2-31
                  Fig. 2.3.16 Setting of Serial I/O transfer data format ............................................................. 2-32
                  Fig. 2.3.17 Connection diagram [Communication using a clock synchronous serial I/O] .. 2-33
                  Fig. 2.3.18 Timing chart [Communication using a clock synchronous serial I/O] ............... 2-33
                  Fig. 2.3.19 Setting of related registers at a transmitting side

                                      [Communication using a clock synchronous serial I/O] ................................ 2-34
                  Fig. 2.3.20 Setting of related registers at a receiving side

                                      [Communication using a clock synchronous serial I/O] ................................ 2-35

ii  3802 GROUP USER'S MANUAL
                                                                                           List of figures

Fig. 2.3.21 Control procedure at a transmitting side
                  [Communication using a clock synchronous serial I/O] .................................. 2-36

Fig. 2.3.22 Control procedure at a receiving side[Communication using a clock synchronous serial I/O] .. 2-37
Fig. 2.3.23 Connection diagram [Output of serial data] ......................................................... 2-38
Fig. 2.3.24 Timing chart [Output of serial data] ...................................................................... 2-38
Fig. 2.3.25 Setting of serial I/O1 related registers [Output of serial data] .......................... 2-39
Fig. 2.3.26 Setting of serial I/O1 transmission data [Output of serial data]........................ 2-39
Fig. 2.3.27 Control procedure of serial I/O1 [Output of serial data] .................................... 2-40
Fig. 2.3.28 Setting of serial I/O2 related registers [Output of serial data] .......................... 2-41
Fig. 2.3.29 Setting of serial I/O2 transmission data [Output of serial data]........................ 2-41
Fig. 2.3.30 Control procedure of serial I/O2 [Output of serial data] .................................... 2-42
Fig. 2.3.31 Connection diagram

                  [Cyclic transmission or reception of block data between microcomputers] .. 2-43
Fig. 2.3.32 Timing chart [Cyclic transmission or reception of block data between microcomputers] .......... 2-44
Fig. 2.3.33 Setting of related registers

                  [Cyclic transmission or reception of block data between microcomputers] .. 2-44
Fig. 2.3.34 Control in the master unit ....................................................................................... 2-45
Fig. 2.3.35 Control in the slave unit .......................................................................................... 2-46
Fig. 2.3.36 Connection diagram [Communication using UART] ............................................ 2-47
Fig. 2.3.37 Timing chart [Communication using UART] ......................................................... 2-47
Fig. 2.3.38 Setting of related registers at a transmitting side [Communication using UART] ........................ 2-49
Fig. 2.3.39 Setting of related registers at a receiving side [Communication using UART] ............................ 2-50
Fig. 2.3.40 Control procedure at a transmitting side [Communication using UART] .......... 2-51
Fig. 2.3.41 Control procedure at a receiving side [Communication using UART] ............. 2-52

Fig. 2.4.1 Memory map of PWM related registers .................................................................. 2-53
Fig. 2.4.2 Structure of PWM control register ............................................................................ 2-54
Fig. 2.4.3 Structure of PWM prescaler ...................................................................................... 2-54
Fig. 2.4.4 Structure of PWM register ......................................................................................... 2-55
Fig. 2.4.5 Connection diagram .................................................................................................... 2-56
Fig. 2.4.6 PWM output timing ..................................................................................................... 2-56
Fig. 2.4.7 Setting of related registers ........................................................................................ 2-57
Fig. 2.4.8 PWM output ................................................................................................................. 2-57
Fig. 2.4.9 Control procedure ....................................................................................................... 2-58

Fig. 2.5.1 Memory map of A-D conversion related registers ................................................ 2-59
Fig. 2.5.2 Structure of AD/DA control register ........................................................................ 2-60
Fig. 2.5.3 Structure of A-D conversion register ...................................................................... 2-60
Fig. 2.5.4 Structure of Interrupt request register 2 ................................................................ 2-61
Fig. 2.5.5 Structure of Interrupt control register 2 ................................................................. 2-61
Fig. 2.5.6 Connection diagram [Conversion of Analog input voltage] ................................. 2-62
Fig. 2.5.7 Setting of related registers [Conversion of Analog input voltage] ..................... 2-62
Fig. 2.5.8 Control procedure [Conversion of Analog input voltage]..................................... 2-63

Fig. 2.6.1 Memory map of processor mode related register ................................................ 2-64
Fig. 2.6.2 Structure of CPU mode register .............................................................................. 2-64
Fig. 2.6.3 Expansion example of ROM and RAM .................................................................. 2-65
Fig. 2.6.4 Read-cycle (OE access, SRAM) ............................................................................. 2-66
Fig. 2.6.5 Read-cycle (OE access, EPROM) .......................................................................... 2-66
Fig. 2.6.6 Write-cycle (W control, SRAM)................................................................................. 2-67
Fig. 2.6.7 Application example of the ONW function ............................................................. 2-68

3802 GROUP USER'S MANUAL  iii
List of figures

                  Fig. 2.7.1 Example of Poweron reset circuit ........................................................................... 2-69
                  Fig. 2.7.2 RAM back-up system ................................................................................................. 2-69

CHAPTER 3 APPENDIX

                  Fig. 3.1.1 Circuit for measuring output switching characteristics ......................................... 3-13
                  Fig. 3.1.2 Timing diagram (in single-chip mode) ..................................................................... 3-14
                  Fig. 3.1.3 Timing diagram (in memory expansion mode and microprocessor mode) (1) .. 3-15
                  Fig. 3.1.4 Timing diagram (in memory expansion mode and microprocessor mode) (2) .. 3-16

                  Fig. 3.2.1 Power source current characteristic example ....................................................... 3-17
                  Fig. 3.2.2 Power source current characteristic example (in wait mode) ............................. 3-17
                  Fig. 3.2.3 Standard characteristic example of CMOS output port at P-channel drive(1) . 3-18
                  Fig. 3.2.4 Standard characteristic example of CMOS output port at P-channel drive(2) . 3-18
                  Fig. 3.2.5 Standard characteristic example of CMOS output port at N-channel drive(1) . 3-19
                  Fig. 3.2.6 Standard characteristic example of CMOS output port at N-channel drive(2) . 3-19
                  Fig. 3.2.7 A-D conversion standard characteristics ................................................................ 3-20
                  Fig. 3.2.8 D-A conversion standard characteristics ................................................................ 3-21

                  Fig. 3.3.1 Structure of interrupt control register 2 ................................................................. 3-22

                  Fig. 3.4.1 Wiring for the RESET pin ......................................................................................... 3-28
                  Fig. 3.4.2 Wiring for clock I/O pins ........................................................................................... 3-29
                  Fig. 3.4.3 Wiring for the VPP pin of the One Time PROM and the EPROM version ....... 3-29
                  Fig. 3.4.4 Bypass capacitor across the VSS line and the VCC line ..................................... 3-29
                  Fig. 3.4.5 Analog signal line and a resistor and a capacitor ............................................... 3-30
                  Fig. 3.4.6 Wiring for a large current signal line ..................................................................... 3-30
                  Fig. 3.4.7 Wiring to a signal line where potential levels change frequently ...................... 3-30
                  Fig. 3.4.8 Stepup for I/O ports ................................................................................................... 3-31
                  Fig. 3.4.9 Watchdog timer by software ..................................................................................... 3-31

                  Fig. 3.5.1 Structure of Port Pi (i=0, 1, 2, 3, 4, 5, 6)............................................................. 3-33
                  Fig. 3.5.2 Structure of Port Pi direction register (i=0, 1, 2, 3, 4, 5, 6) .............................. 3-33
                  Fig. 3.5.3 Structure of Transmit/Receive buffer register ....................................................... 3-34
                  Fig. 3.5.4 Structure of Serial I/O1 status register .................................................................. 3-34
                  Fig. 3.5.5 Structure of Serial I/O1 control register ................................................................. 3-35
                  Fig. 3.5.6 Structure of UART control register ......................................................................... 3-35
                  Fig. 3.5.7 Structure of Baud rate generator ............................................................................ 3-36
                  Fig. 3.5.8 Structure of Serial I/O2 control register ................................................................. 3-36
                  Fig. 3.5.9 Structure of Serial I/O2 register .............................................................................. 3-37
                  Fig. 3.5.10 Structure of Prescaler 12, Prescaler X, Prescaler Y ......................................... 3-37
                  Fig. 3.5.11 Structure of Timer 1 ................................................................................................ 3-38
                  Fig. 3.5.12 Structure of Timer 2, Timer X, Timer Y .............................................................. 3-38
                  Fig. 3.5.13 Structure of Timer XY mode register ................................................................... 3-39
                  Fig. 3.5.14 Structure of PWM control register ........................................................................ 3-40
                  Fig. 3.5.15 Structure of PWM prescaler ...................................................................................3-40
                  Fig. 3.5.16 Structure of PWM register ....................................................................................... 3-41
                  Fig. 3.5.17 Structure of AD/DA control register ...................................................................... 3-42
                  Fig. 3.5.18 Structure of A-D conversion register ..................................................................... 3-42
                  Fig. 3.5.19 Structure of D-A 1 conversion, D-A 2 conversion register ................................ 3-43
                  Fig. 3.5.20 Structure of Interrupt edge selection register ...................................................... 3-43
                  Fig. 3.5.21 Structure of CPU mode register .............................................................................3-44

iv  3802 GROUP USER'S MANUAL
                                                                                           List of figures

Fig. 3.5.22 Structure of Interrupt request register 1 ............................................................... 3-45
Fig. 3.5.23 Structure of Interrupt request register 2 ............................................................... 3-45
Fig. 3.5.24 Structure of Interrupt control register 1 ................................................................ 3-46
Fig. 3.5.25 Structure of Interrupt control register 2 ................................................................ 3-46

3802 GROUP USER'S MANUAL  v
                                                                                                            List of tables

                     List of tables

CHAPTER 1 HARDWARE

                  Table 1 Pin description.................................................................................................................. 1-5
                  Table 2 List of supported products .............................................................................................. 1-7
                  Table 3 List of supported products (Extended operating temperature version) ................... 1-8
                  Table 4 Push and pop instructions of accumulator or processor status register .............. 1-10
                  Table 5 Set and clear instructions of each bit of processor status register ...................... 1-11
                  Table 6 List of I/O port functions .............................................................................................. 1-15
                  Table 7 Interrupt vector addresses and priority ..................................................................... 1-18
                  Table 8 Functions of ports in memory expansion mode and microprocessor mode ........ 1-35
                  Table 9 Programming adapter .................................................................................................... 1-38
                  Table 10 Interrupt sources, vector addresses and interrupt priority.................................... 1-39
                  Table 11 Change of A-D conversion register during A-D conversion ................................. 1-41

CHAPTER 2 APPLICATION

                  Table 2.1.1 Handling of unused pins (in single-chip mode) .................................................... 2-4
                  Table 2.1.2 Handling of unused pins (in memory expansion mode and microprocessor mode) ......... 2-4

                  Table 2.2.1 Function of CNTR0/CNTR1 edge switch bit .......................................................... 2-8

                  Table 2.3.1 Setting examples of Baud rate generator values and transfer bit rate values ...................... 2-48

CHAPTER 3 APPENDIX

                  Table 3.1.1 Absolute maximum ratings ....................................................................................... 3-2
                  Table 3.1.2 Recommended operating conditions .......................................................................3-2
                  Table 3.1.3 Electrical characteristics ........................................................................................... 3-3
                  Table 3.1.4 A-D converter characteristics................................................................................... 3-3
                  Table 3.1.5 D-A converter characteristics................................................................................... 3-4
                  Table 3.1.6 Timing requirements ................................................................................................. 3-5
                  Table 3.1.7 Timing requirements (2) ........................................................................................... 3-5
                  Table 3.1.8 Switching characteristics (1) ....................................................................................3-6
                  Table 3.1.9 Switching characteristics (2) ....................................................................................3-6
                  Table 3.1.10 Timing requirements in memory expansion mode and microprocessor mode (1) ..................... 3-7
                  Table 3.1.11 Switching characteristics in memory expansion mode and microprocessor mode (1) ............ 3-7
                  Table 3.1.12 Timing requirements in memory expansion mode and microprocessor mode (2) ..................... 3-8
                  Table 3.1.13 Switching characteristics in memory expansion mode and microprocessor mode (2) ............ 3-8
                  Table 3.1.14 Absolute maximum ratings (Extended operating temperature version) .......... 3-9
                  Table 3.1.15 Recommended operating conditions (Extended operating temperature version) ...... 3-9
                  Table 3.1.16 Electrical characteristics (Extended operating temperature version) ............ 3-10
                  Table 3.1.17 A-D converter characteristics (Extended operating temperature version) .... 3-10
                  Table 3.1.18 D-A converter characteristics (Extended operating temperature version) .... 3-11
                  Table 3.1.19 Timing requirements (Extended operating temperature version) ................... 3-12
                  Table 3.1.20 Switching characteristics (Extended operating temperature version) ........... 3-12

3802 GROUP USER'S MANUAL  i
List of tables

                  Table 3.1.21 Timing requirements in memory expansion mode and microprocessor mode
                                         (Extended operating temperature version) .................................................. 3-13

                  Table 3.1.22 Switching characteristics in memory expansion mode and microprocessor mode
                                         (Extended operating temperature version) .................................................. 3-13

                  Table 3.3.1 Programming adapter .............................................................................................. 3-26
                  Table 3.3.2 Setting of programming adapter switch .............................................................. 3-26
                  Table 3.3.3 Setting of PROM programmer address ............................................................... 3-27

                  Table 3.5.1 Function of CNTR0/CNTR1 edge switch bit ....................................................... 3-39

ii  3802 GROUP USER'S MANUAL
CHAPTER 1
  HARDWARE

DESCRIPTION
FEATURES
APPLICATIONS
PIN CONFIGURATION
FUNCTIONAL BLOCK
PIN DESCRIPTION
PART NUMBERING
GROUP EXPANSION
FUNCTIONAL DESCRIPTION
NOTES ON PROGRAMMING
DATA REQUIRED FOR
MASK ORDERS
ROM PROGRAMMING METHOD
FUNCTIONAL DESCRIPTION
SUPPLEMENT
HARDWARE

DESCRIPTION/FEATURES/APPLICATIONS/PIN CONFIGURATION

DESCRIPTION                                                                                                       � Programmable input/output ports ............................................. 56
                                                                                                                  � Interrupts .................................................. 16 sources, 16 vectors
The 3802 group is the 8-bit microcomputer based on the 740 fam-                                                   � Timers ............................................................................. 8 bit ! 4
ily core technology.                                                                                              � Serial I/O1 .................... 8-bit ! 1 (UART or Clock-synchronized)
The 3802 group is designed for controlling systems that require                                                   � Serial I/O2 .................................... 8-bit ! 1 (Clock-synchronized)
analog signal processing and include two serial I/O functions, A-D                                                � PWM ................................................................................ 8-bit ! 1
converters, and D-A converters.                                                                                   � A-D converter .................................................. 8-bit ! 8 channels
The various microcomputers in the 3802 group include variations                                                   � D-A converter .................................................. 8-bit ! 2 channels
of internal memory size and packaging. For details, refer to the                                                  � Clock generating circuit ....................... Internal feedback resistor
section on part numbering.
For details on availability of microcomputers in the 3802 group, re-                                                (connect to external ceramic resonator or quartz-crystal oscillator)
fer to the section on group expansion.
                                                                                                                  � Power source voltage ..................................................3.0 to 5.5 V
FEATURES
                                                                                                                    (Extended operating temperature version : 4.0 to 5.5 V)
� Basic machine-language instructions ....................................... 71
� The minimum instruction execution time ............................ 0.5 �s                                      � Power dissipation ............................................................... 32 mW
                                                                                                                  � Memory expansion possible
  (at 8 MHz oscillation frequency)                                                                                � Operating temperature range .................................... �20 to 85�C

� Memory size                                                                                                       (Extended operating temperature version : �40 to 85�C)

  ROM .................................................................. 8 K to 32 K bytes                        APPLICATIONS
  RAM ................................................................. 384 to 1024 bytes
                                                                                                                  Office automation, VCRs, tuners, musical instruments, cameras,
                                                                                                                  air conditioners, etc.

PIN CONFIGURATION (TOP VIEW)

                                  P00/AD0  P01/AD1  P02/AD2  P03/AD3   P04/AD4  P05/AD5     P06/AD6    P07/AD7    P10/AD8    P11/AD9    P12/AD10  P13/AD11   P14/AD12   P15/AD13  P16/AD14  P17/AD15

                                  48       47       46       45        44       43          42         41         40         39         38        37         36         35        34        33

          P37/RD              49                                                                                                                                                                      32  P20/DB0

          P36/WR              50                                                                                                                                                                      31  P21/DB1

          P35/SYNC            51                                                                                                                                                                      30  P22/DB2

          P34/                52                                                                                                                                                                      29  P23/DB3

          P33/RESETOUT        53                                                                                                                                                                      28  P24/DB4

          P32/ONW             54                                                                                                                                                                      27  P25/DB5

          P31/DA2             55                                                                                                                                                                      26  P26/DB6

          P30/DA1             56                    M38022M4-XXXFP                                                                                                                                    25  P27/DB7
                VCC           57                                                                                                                                                                      24  VSS

          VREF                58                                                                                                                                                                      23  XOUT

          AVSS                59                                                                                                                                                                      22  XIN

          P67/AN7             60                                                                                                                                                                      21  P40/INT4

          P66/AN6             61                                                                                                                                                                      20  P41/INT0

          P65/AN5             62                                                                                                                                                                      19  RESET

          P64/AN4             63                                                                                                                                                                      18  CNVSS

          P63 /AN3            64                                                                                                                                                                      17  P42/INT1

                                  1        2        3        4         5        6           7          8          9          10         11        12         13         14        15        16

                                  P62/AN2  P61/AN1  P60/AN0  P57/INT3  P56/PWM  P55/CNTR1   P54/CNTR0  P53/SRDY2  P52/SCLK2  P51/SOUT2  P50/SIN2  P47/SRDY1  P46/SCLK1  P45/TXD   P44/RXD   P43/INT2

                                                   Package type : 64P6N-A
                                                 64-pin plastic-molded QFP

Fig. 1 Pin configuration of M38022M4-XXXFP

1-2                           3802 GROUP USER'S MANUAL
                                                                                    HARDWARE

                                                                                  PIN CONFIGURATION

PIN CONFIGURATION (TOP VIEW)

VCC                                        1                   64  P30/DA1

VREF                                       2                   63  P31/DA2

AVSS                                       3                   62  P32/ONW

P67/AN7                                    4                   61  P33/RESET OUT

P66/AN6                                    5                   60  P34/

P65/AN5                                    6                   59  P35/SYNC

P64/AN4                                    7                   58  P36/WR

P63/AN3                                    8                   57  P37/RD

P62/AN2                                    9                   56  P00/AD0

P61/AN1                                    10                  55  P01/AD1

P60/AN0                                    11                  54  P02/AD2

P57/INT3                                   12  M38022M4-XXXSP  53  P03/AD3

P56/PWM                                    13                  52  P04/AD4

P55/CNTR1                                  14                  51  P05/AD5

P54/CNTR0                                  15                  50  P06/AD6

P53/SRDY2                                  16                  49  P07/AD7

P52/SCLK2                                  17                  48  P10/AD8

P51/SOUT2                                  18                  47  P11/AD9

P50/SIN2                                   19                  46  P12/AD10

P47/SRDY1                                  20                  45  P13/AD11

P46/SCLK1                                  21                  44  P14/AD12

P45/TXD                                    22                  43  P15/AD13

P44/RXD                                    23                  42  P16/AD14

P43/INT2                                   24                  41  P17/AD15

P42/INT1                                   25                  40  P20/DB0

CNVSS                                      26                  39  P21/DB1

RESET                                      27                  38  P22/DB2

P41/INT0                                   28                  37  P23/DB3

P40/INT4                                   29                  36  P24/DB4

XIN                                        30                  35  P25/DB5

XOUT                                       31                  34  P26/DB6

VSS                                        32                  33  P27/DB7

       Package type : 64P4B
64-pin shrink plastic-molded DIP

Fig.2 Pin configuration of M38022M4-XXXSP

                              3802 GROUP USER'S MANUAL                            1-3
                      Fig. 3 Functional block diagram  FUNCTIONAL BLOCK DIAGRAM (Package : 64P4B)                                                                                                                       HARDWARE

1-4                                                    Clock input       Clock output                                         VSS        VCC                                                                                                   FUNCTIONAL BLOCKReset inputCNVSS
                                                                XIN      XOUT                                                                                                                                                          FUNCTIONAL BLOCKRESET
                                                                                                                               32           1                                                   26
                                                                     30     31                                                                              ~                          27

                                                       Clock generating circuit                                                          CPU
                                                                                                                                                     A
                                                                                            RAM               ROM                                                                                                      Timer 1 (8)
                                                                                                                                                                                                                       Timer 2 (8)
                                                                                                                                                            X                                 Prescaler 12 (8)         Timer X (8)
                                                                                                                                                                                               Prescaler X (8)         Timer Y (8)
3802 GROUP USER'S MANUAL                                                                                                                                    Y                                  Prescaler Y (8)
                                                                                                                                                                                     CNTR0 CNTR1
                                                                                                                                                            S

                                                                                                                                   PC H                     PCL

                                                                                                                                                            PS

                                                          A-D                               PWM (8)           SI/O2 (8) SI/O1 (8)            D-A                     D-A
                                                       converter                                                                         converter 2             converter 1

                                                           (8)                                                                                (8)                     (8)

                                                                         P6(8)              INT3                                                 INT0                         P3(8)        P2(8)                P1(8)        P0(8)
                                                                                                       P5(8)                                     INT2
                                                                                                                                                 INT4

                                                                                                                                   P4(8)

                                                             23          4 5 6 7 8 9 10 11           12 13 14 15 16 17 18 19       20 21 22 23 24 25 28 29       57 58 59 60 61 62 63 64 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56

                                                       VREF AVSS           I/O port P6                  I/O port P5                   I/O port P4

                                                                                                                                                                              I/O port P3  I/O port P2          I/O port P1  I/O port P0
                                                                                       HARDWARE

                                                                                       PIN DESCRIPTION

PIN DESCRIPTION

Table 1. Pin description

      Pin          Name                              Function                          Function except a port function
VCC, VSS    Power source
                          � Apply voltage of 3.0 V�5.5 V to VCC, and 0 V to VSS.
                            (Extended operating temperature version : 4.0 V to 5.5 V)

CNVSS       CNVSS         � This pin controls the operation mode of the chip.
                          � Normally connected to VSS.
                          � If this pin is connected to VCC, the internal ROM is inhibited and external memory is accessed.

VREF        Analog reference � Reference voltage input pin for A-D and D-A converters
            voltage

AVSS        Analog power  � GND input pin for A-D and D-A converters
            source        � Connect to VSS.

RESET       Reset input   � Reset input pin for active "L"

XIN         Clock input   � Input and output signals for the clock generating circuit.
XOUT        Clock output  � Connect a ceramic resonator or quartz-crystal oscillator between the XIN and XOUT pins to set the

                            oscillation frequency.
                          � If an external clock is used, connect the clock source to the XIN pin and leave the XOUT pin open.
                          � The clock is used as the oscillating source of system clock.

P00�P07     I/O port P0   � 8 bit CMOS I/O port
            I/O port P1   � I/O direction register allows each pin to be individually programmed as either input or output.
P10�P17     I/O port P2   � At reset this port is set to input mode.
            I/O port P3   � In modes other than single-chip, these pins are used as address, data, and control bus I/O pins.
P20�P27                   � CMOS compatible input level
                          � CMOS 3-state output structure
P30/DA1,
P31/DA2                                                                                                   � D�A conversion output pins

P32�P37

P40/INT4,   I/O port P4   � 8-bit CMOS I/O port with the same function as port P0 � External interrupt input pin
P41/INT0,                 � CMOS compatible input level
P42/INT1,
P43/INT2                  � CMOS 3-state output structure

P44/RXD,                                                                               � Serial I/O1 I/O pins
P45/TXD,
P46/SCLK1,
P47/SRDY1

P50/SIN2,   I/O port P5   � 8-bit CMOS I/O port with the same function as port P0 � Serial I/O2 I/O pins
P51/SOUT2,                � CMOS compatible input level
P52/SCLK2,
P53/SRDY2                 � CMOS 3-state output structure

P54/CNTR0,                                                                             � Timer X and Timer Y I/O pins
P55/CNTR1

P56/PWM                                                                                � PWM output pin

P57/INT3                                                                               � External interrupt input pin

P60/AN0�    I/O port P6   � 8-bit CMOS I/O port with the same function as port P0 � A-D conversion input pins
P67/AN7                   � CMOS compatible input level

                          � CMOS 3-state output structure

                          3802 GROUP USER'S MANUAL                                                                                      1-5
HARDWARE

PART NUMBERING

PART NUMBERING

            Product M3802 2 M 4 - XXX SP

                                                                Package type
                                                                     SP : 64P4B package
                                                                     FP : 64P6N-A package
                                                                     SS : 64S1B-E package
                                                                     FS : 64D0 package

                                                                 ROM number
                                                                       Omitted in some types.

                                                                 Normally, using hyphen.
                                                                 When electrical characteristic, or division of quality
                                                                 identification code using alphanumeric character
                                                                  � : standard
                                                                 D : Extended operating temperature version

                                                                 ROM/PROM size
                                                                       1 : 4096 bytes
                                                                       2 : 8192 bytes
                                                                       3 : 12288 bytes
                                                                       4 : 16384 bytes
                                                                       5 : 20480 bytes
                                                                       6 : 24576 bytes
                                                                       7 : 28672 bytes
                                                                       8 : 32768 bytes

                                                                 The first 128 bytes and the last 2 bytes of ROM
                                                                 are reserved areas ; they cannot be used.

                                                                 Memory type
                                                                   M : Mask ROM version
                                                                   E : EPROM or One Time PROM version

                                                                 RAM size
                                                                       0 : 192 bytes
                                                                       1 : 256 bytes
                                                                       2 : 384 bytes
                                                                       3 : 512 bytes
                                                                       4 : 640 bytes
                                                                       5 : 768 bytes
                                                                       6 : 896 bytes
                                                                       7 : 1024 bytes

Fig.4 Part numbering

1-6  3802 GROUP USER'S MANUAL
                                                                                                                HARDWARE

                                                                                                               GROUP EXPANSION

GROUP EXPANSION                                                                      (2) Packages
                                                                                           64P4B ............................................ Shrink plastic molded DIP
Mitsubishi plans to expand the 3802 group as follows:                                      64P6N-A ................................................... Plastic molded QFP
(1) Support for mask ROM, One Time PROM, and EPROM                                         64S1B-E .................................................... Shrink ceramic DIP
                                                                                           64D0 ................................................................... Ceramic LCC
      versions
      ROM/PROM capacity ................................... 8 K to 32 K bytes
      RAM capacity .............................................. 384 to 1024 bytes

Memory Expansion Plan                                                                               Mass product
                                                                                                                    M38027M8/E8
                              ROM size (bytes)
                         32K

         28K

                                                     Mass product

         24K                                                                         M38024M6

         20K

                              Mass product

         16K                                    M38022M4

         12K

                              Mass product

         8K                                     M38022M2

         4K

                              192 256           384       512                        640       768  896  1024

                                                     RAM size (bytes)

Fig. 5 Memory expansion plan

Currently supported products are listed below

Table 2. List of supported products                                                                                                As of May 1996

Product         (P) ROM size (bytes)            RAM size (bytes)                     Package                   Remarks
                ROM size for User in ( )

M38022M2-XXXSP                 8192                       384                         64P4B         Mask ROM version
M38022M2-XXXFP                (8062)                      384                        64P6N-A        Mask ROM version
M38022M4-XXXSP                16384                       640                                       Mask ROM version
M38022M4-XXXFP                (16254)                                                 64P4B         Mask ROM version
M38024M6-XXXSP                 24576                      1024                       64P6N-A        Mask ROM version
M38024M6-XXXFP                (24446)                                                               Mask ROM version
M38027M8-XXXSP                                                                        64P4B         Mask ROM version
M38027E8-XXXSP                 32768                                                 64P6N-A        One Time PROM version
M38027E8SP                    (32638)                                                               One Time PROM version (blank)
M38027M8-XXXFP                                                                        64P4B         Mask ROM version
M38027E8-XXXFP                                                                                      One Time PROM version
M38027E8FP                                                                           64P6N-A        One Time PROM version (blank)
M38027E8SS                                                                                          EPROM version
M38027E8FS                                                                           64S1B-E        EPROM version
                                                                                       64D0

                                                3802 GROUP USER'S MANUAL                                                           1-7
HARDWARE                                                                             (2) Packages
                                                                                           64P4B ............................................ Shrink plastic molded DIP
GROUP EXPANSION                                                                            64P6N-A ................................................... Plastic molded QFP

GROUP EXPANSION
(Extended operating temperature version)

Mitsubishi plans to expand the 3802 group (extended operating
temperature version) as follows:
(1) Support for mask ROM One Time PROM, and EPROM ver-

      sions
      ROM/PROM capacity ................................... 8 K to 32 K bytes
      RAM capacity .............................................. 384 to 1024 bytes

Memory Expansion Plan (Extended operating temperature version)

                    ROM size (bytes)                                                                Mass product
                32K                                                                                               M38027M8D/E8D

                28K

                24K

                20K

                              Mass product

                16K                             M38022M4D

                12K

                              Mass product

                8K                              M38022M2D

                4K

                              192 256           384                                  512  640  768  896             1024

                                                      RAM size (bytes)

Fig. 6 Memory expansion plan (Extended operating temperature version)

Currently supported products are listed below.

Table 3. List of supported products (Extended operating temperature version)                                                     As of May 1996

     Product    (P) ROM size (bytes) RAM size (bytes) Package                                                    Remarks

M38022M2DXXXSP       8192                                            64P4B Mask ROM version
M38022M2DXXXFP       (8062)                     384

                                                                    64P6N-A Mask ROM version

M38022M4DXXXSP        16384                                          64P4B Mask ROM version
M38022M4DXXXFP       (16254)                    384

                                                                    64P6N-A Mask ROM version

M38027M8DXXXSP                                                                                 Mask ROM version

M38027E8DXXXSP                                                                       64P4B One Time PROM version

M38027E8DSP           32768                     1024                                           One Time PROM version (blank)
M38027M8DXXXFP       (32638)                                                                   Mask ROM version

M38027E8DXXXFP                                                                       64P6N-A One Time PROM version

M38027E8DFP                                                                                    One Time PROM version (blank)

1-8                                             3802 GROUP USER'S MANUAL
FUNCTIONAL DESCRIPTION                                                                            HARDWARE
Central Processing Unit (CPU)
                                                                                                 FUNCTIONAL DESCRIPTION
The 3802 group uses the standard 740 family instruction set. Refer
to the table of 740 family addressing modes and machine instruc-            Stack pointer (S)
tions or the SERIES 740 User�s Manual for details on
the instruction set.                                                        The stack pointer is an 8-bit register used during sub-routine calls
Machine-resident 740 family instructions are as follows:                    and interrupts. The stack is used to store the current address data
The FST and SLW instructions cannot be used.                                and processor status when branching to subroutines or interrupt rou-
The MUL, DIV, WIT and STP instruction can be used.                          tines.
The central processing unit (CPU) has the six registers.                    The lower eight bits of the stack address are determined by the con-
                                                                            tents of the stack pointer. The upper eight bits of the stack address
Accumulator (A)                                                             are determined by the Stack Page Selection Bit. If the Stack Page
                                                                            Selection Bit is "0", then the RAM in the zero page is used as the
The accumulator is an 8-bit register. Data operations such as data          stack area. If the Stack Page Selection Bit is "1", then RAM in page
transfer, etc., are executed mainly through the accumulator.                1 is used as the stack area.
                                                                            The Stack Page Selection Bit is located in the SFR area in the zero
Index register X (X), Index register Y (Y)                                  page. Note that the initial value of the Stack Page Selection Bit var-
                                                                            ies with each microcomputer type. Also some microcomputer types
Both index register X and index register Y are 8-bit registers. In the      have no Stack Page Selection Bit and the upper eight bits of the
index addressing modes, the value of the OPERAND is added to the            stack address are fixed. The operations of pushing register contents
contents of register X or register Y and specifies the real address.        onto the stack and popping them from the stack are shown in Fig.7.
When the T flag in the processor status register is set to "1", the
value contained in index register X becomes the address for the sec-        Program counter (PC)
ond OPERAND.
                                                                            The program counter is a 16-bit counter consisting of two 8-bit registers
                                                                            PCH and PCL. It is used to indicate the address of the next instruction to
                                                                            be executed.

                                           b7                           b0

                                               A                            Accumulator

                                           b7                           b0

                                               X                            Index Register X

                                           b7                           b0

                                               Y                            Index Register Y

                                           b7                           b0

                                               S                            Stack Pointer

b15                                        b7                           b0

         PCH                                   PCL                          Program Counter

                                           b7                           b0

                                           N V T B D I Z C Processor Status Register (PS)

                                                                            Carry Flag
                                                                            Zero Flag
                                                                            Interrupt Disable Flag
                                                                            Decimal Mode Flag
                                                                            Break Flag
                                                                            Index X Mode Flag
                                                                            Overflow Flag
                                                                            Negative Flag

Fig. 7. 740 Family CPU register structure

                                               3802 GROUP USER'S MANUAL                             1-9
HARDWARE

FUNCTIONAL DESCRIPTION

                                                 On-going Routine

                            Interrupt request                               M (S) (PCH)
                                       (Note 1)

                                                 Execute JSR                  (S) (S � 1)
                                                                            M (S) (PCL)
                            M (S) (PCH)                                                        Store Return Address
                                                                                               on Stack (Note 2)

      Store Return Address    (S) (S � 1)                                     (S) (S � 1)      Store Contents of Processor
      on Stack (Note 2)     M (S) (PCL)                                     M (S) (PS)         Status Register on Stack

                            (S) (S � 1)                                          (S) (S � 1)

                            Subroutine                                           Interrupt
                                                                            Service Routine
                            Execute RTS                                                        I Flag "0" to "1"
                              (S) (S + 1)                                    Execute RTI       Fetch the Jump Vector

      Restore Return        (PCL) M (S)                                           (S) (S + 1)  Restore Contents of
      Address                 (S) (S + 1)                                        (PS) M (S)    Processor Status Register

                            (PCH) M (S)                                          (S) (S + 1)

                                                                            (PCL) M (S)        Restore Return
                                                                              (S) (S + 1)      Address

                                                                            (PCH) M (S)

                           Note 1 : The condition to enable the interrupt Interrupt enable bit is "1"
                                                                                             Interrupt disable flag is "0"

                                  2 : When an interrupt occurs, the address of the next instruction to be executed is stored in
                                       the stack area. When a subroutine is called, the address one before the next instruction
                                       to be executed is stored in the stack area.

Fig. 8. Register push and pop at interrupt generation and subroutine call

Table. 4. Push and pop instructions of accumulator or processor status register

Accumulator                                      Push instruction to stack                     Pop instruction from stack
Processor status register                                     PHA                                            PLA
                                                              PHP                                            PLP

1-10                                       3802 GROUP USER'S MANUAL
Processor status register (PS)                                                                        HARDWARE

The processor status register is an 8-bit register consisting of flags                               FUNCTIONAL DESCRIPTION
which indicate the status of the processor after an arithmetic opera-
tion. Branch operations can be performed by testing the Carry (C)               (5) Break flag (B)
flag, Zero (Z) flag, Overflow (V) flag, or the Negative (N) flag. In deci-          The B flag is used to indicate that the current interrupt was
mal mode, the Z, V, N flags are not valid.                                          generated by the BRK instruction. The BRK flag in the processor
After reset, the Interrupt disable (I) flag is set to "1", but all other flags      status register is always "0". When the BRK instruction is used to
are undefined. Since the Index X mode (T) and Decimal mode (D)                      generate an interrupt, the processor status register is pushed
flags directly affect arithmetic operations, they should be initialized in          onto the stack with the break flag set to "1". The saved processor
the beginning of a program.                                                         status is the only place where the break flag is ever set.
(1) Carry flag (C)
                                                                                (6) Index X mode flag (T)
    The C flag contains a carry or borrow generated by the arithmetic               When the T flag is "0", arithmetic operations are performed
    logic unit (ALU) immediately after an arithmetic operation. It can              between accumulator and memory, e.g. the results of an
    also be changed by a shift or rotate instruction.                               operation between two memory locations is stored in the
(2) Zero flag (Z)                                                                   accumulator. When the T flag is "1", direct arithmetic operations
    The Z flag is set if the result of an immediate arithmetic operation            and direct data transfers are enabled between memory locations,
    or a data transfer is "0", and cleared if the result is anything other          i.e. between memory and memory, memory and I/O, and I/O and
    than "0".                                                                       I/O. In this case, the result of an arithmetic operation performed
(3) Interrupt disable flag (I)                                                      on data in memory location 1 and memory location 2 is stored in
    The I flag disables all interrupts except for the interrupt                     memory location 1. The address of memory location 1 is
    generated by the BRK instruction.                                               specified by index register X, and the address of memory
    Interrupts are disabled when the I flag is "1".                                 location 2 is specified by normal addressing modes.
    When an interrupt occurs, this flag is automatically set to "1" to
    prevent other interrupts from interfering until the current interrupt       (7) Overflow flag (V)
    is serviced.                                                                    The V flag is used during the addition or subtraction of one byte
(4) Decimal mode flag (D)                                                           of signed data. It is set if the result exceeds +127 to -128. When
    The D flag determines whether additions and subtractions are                    the BIT instruction is executed, bit 6 of the memory location
    executed in binary or decimal. Binary arithmetic is executed when               operated on by the BIT instruction is stored in the overflow flag.
    this flag is "0"; decimal arithmetic is executed when it is "1".
    Decimal correction is automatic in decimal mode. Only the ADC               (8) Negative flag (N)
    and SBC instructions can be used for decimal arithmetic.                        The N flag is set if the result of an arithmetic operation or data
                                                                                    transfer is negative. When the BIT instruction is executed, bit 7 of
                                                                                    the memory location operated on by the BIT instruction is stored
                                                                                    in the negative flag.

Table. 5. Set and clear instructions of each bit of processor status register

Set instruction    C flag  Z flag  I flag                                       D flag  B flag  T flag  V flag  N flag
Clear instruction  SEC       _     SEI                                          SED       _     SET        _       _
                   CLC       _     CLI                                          CLD       _     CLT                _
                                                                                                        CLV

                           3802 GROUP USER'S MANUAL                                                             1-11
HARDWARE

FUNCTIONAL DESCRIPTION

CPU Mode Register

The CPU mode register is allocated at address 003B16. The CPU mode
register contains the stack page selection bit.

                  b7                    b0

Fig. 9. Structure of CPU mode register            CPU mode register

                                                (CPUM : address 003B16)

                                                        Processor mode bits
                                                           b1 b0
                                                           0 0 : Single-chip mode
                                                           0 1 : Memory expansion mode
                                                           1 0 : Microprocessor mode
                                                           1 1 : Not available

                                                        Stack page selection bit
                                                           0 : 0 page
                                                           1 : 1 page

                                                        Not used (return "0" when read)

1-12                                    3802 GROUP USER'S MANUAL
Memory                                                                                  HARDWARE
Special function register (SFR) area
                                                                                     FUNCTIONAL DESCRIPTION
The Special Function Register area in the zero page contains con-
trol registers such as I/O ports and timers.                       Zero page

RAM                                                                The 256 bytes from addresses 000016 to 00FF16 are called the
                                                                   zero page area. The internal RAM and the special function regis-
RAM is used for data storage and for stack area of subroutine      ters (SFR) are allocated to this area.
calls and interrupts.                                              The zero page addressing mode can be used to specify memory
                                                                   and register addresses in the zero page area. Access to this area
ROM                                                                with only 2 bytes is possible in the zero page addressing mode.

The first 128 bytes and the last 2 bytes of ROM are reserved for   Special page
device testing and the rest is user area for storing programs.
                                                                   The 256 bytes from addresses FF0016 to FFFF16 are called the
Interrupt vector area                                              special page area. The special page addressing mode can be
                                                                   used to specify memory addresses in the special page area. Ac-
The interrupt vector area contains reset and interrupt vectors.    cess to this area with only 2 bytes is possible in the special page
                                                                   addressing mode.

RAM area      Address                                                          000016  SFR area
              XXXX16                                                           004016
RAM capacity                                                                  010016                              Zero page
     (bytes)  00FF16                                               RAM
              013F16
         192  01BF16                                               XXXX16
         256  023F16
         384  02BF16
         512  033F16
         640  03BF16
         768  043F16
         896
       1024

                                                                                       Reserved area

                                                                   044016

ROM area                                                                               Not used

ROM capacity  Address       Address                                YYYY16
     (bytes)  YYYY16        ZZZZ16                                               Reserved ROM area

       4096   F00016        F08016                                                          (128 bytes)
       8192   E00016        E08016
     12288    D00016        D08016                                 ZZZZ16
     16384    C00016        C08016
     20480    B00016        B08016                                 ROM
     24576    A00016        A08016                                            FF0016
     28672    900016        908016                                           FFDC16
     32768    800016        808016                                                         Interrupt vector area

                                                                             FFFE16                               Special page
                                                                             FFFF16 Reserved ROM area

Fig. 10 Memory map diagram

                                     3802 GROUP USER'S MANUAL                                                                   1-13
HARDWARE

FUNCTIONAL DESCRIPTION

      000016 Port P0 (P0)                              002016  Prescaler 12 (PRE12)
      000116 Port P0 direction register (P0D)          002116  Timer 1 (T1)
      000216 Port P1 (P1)                              002216  Timer 2 (T2)
      000316 Port P1 direction register (P1D)          002316  Timer XY mode register (TM)
      000416 Port P2 (P2)                              002416  Prescaler X (PREX)
      000516 Port P2 direction register (P2D)          002516  Timer X (TX)
      000616 Port P3 (P3)                              002616  Prescaler Y (PREY)
      000716 Port P3 direction register (P3D)          002716  Timer Y (TY)
      000816 Port P4 (P4)                              002816
      000916 Port P4 direction register (P4D)          002916  PWM control register (PWMCON)
      000A16 Port P5 (P5)                              002A16  PMW prescaler (PREPWM)
      000B16 Port P5 direction register (P5D)          002B16  PWM register (PWM)
      000C16 Port P6 (P6)                              002C16
      000D16 Port P6 direction register (P6D)          002D16  AD/DA control register (ADCON)
      000E16                                           002E16  A-D conversion register (AD)
      000F16                                           002F16  D-A1 conversion register (DA1)
      001016                                           003016  D-A2 conversion register (DA2)
      001116                                           003116
      001216                                           003216  Interrupt edge selection register (INTEDGE)
      001316                                           003316  CPU mode register (CPUM)
      001416                                           003416  Interrupt request register 1(IREQ1)
      001516                                           003516  Interrupt request register 2(IREQ2)
      001616                                           003616  Interrupt control register 1(ICON1)
      001716                                           003716  Interrupt control register 2(ICON2)
      001816 Transmit/Receive buffer register (TB/RB)  003816
      001916 Serial I/O1 status register (SIO1STS)     003916
      001A16 Serial I/O1 control register (SIO1CON)    003A16
      001B16 UART control register (UARTCON)           003B16
      001C16 Baud rate generator (BRG)                 003C16
      001D16 Serial I/O2 control register (SIO2CON)    003D16
      001E16                                           003E16
      001F16 Serial I/O2 register (SIO2)               003F16

Fig. 11 Memory map of special function register (SFR)

1-14                    3802 GROUP USER'S MANUAL
                                                                                               HARDWARE

                                                                                         FUNCTIONAL DESCRIPTION

I/O Ports                                                            If data is read from a pin which is set to output, the value of the
Direction registers                                                  port output latch is read, not the value of the pin itself. Pins set to
                                                                     input are floating. If a pin set to input is written to, only the port
The 3802 group has 56 programmable I/O pins arranged in seven        output latch is written to and the pin remains floating.
I/O ports (ports P0 to P6). The I/O ports have direction registers
which determine the input/output direction of each individual pin.
Each bit in a direction register corresponds to one pin, each pin
can be set to be input port or output port.
When "0" is written to the bit corresponding to a pin, that pin be-
comes an input pin. When "1" is written to that bit, that pin be-
comes an output pin.

Table 6. list of I/O port functions

Pin         Name     Input/Output     I/O Format                     Non-Port Function         Related SFRs              Ref.No.

P00�P07     Port P0  Input/output,    CMOS 3-state output            Address low-order byte    CPU mode register
                     individual bits  CMOS compatible                output
                                      input level

                     Input/output,    CMOS 3-state output            Address high-order

P10�P17     Port P1  individual bits  CMOS compatible                byte output               CPU mode register         (1)

                                      input level

P20�P27     Port P2  Input/output,    CMOS 3-state output            Data bus I/O              CPU mode register
            Port P3  individual bits  CMOS compatible
P30/DA1     Port P4                   input level
P31/DA2
P32�P37     Port P5  Input/output,    CMOS 3-state output D-A conversion output AD/DA control register                   (2)
P40/INT4,   Port P6
P41/INT0,            individual bits  CMOS compatible                                          CPU mode register
P43/INT2
P44/RXD,                              input level                    Control signal I/O        CPU mode register         (1)
P45/TXD,
P46/SCLK1,                                                                                     Interrupt edge selection  (3)
P47/SRDY1                                                            External interrupt input register
P50/SIN2,                             CMOS 3-state output
P51/SOUT2,           Input/output,
P52/SCLK2,                            CMOS compatible                                                                    (4)
P53/SRDY2            individual bits                                                           Serial I/O1 control
P54/CNTR0,                            input level                                                                        (5)
P55/CNTR1                                                            Serial I/O1 function I/O register
P56/PWM                                                                                                                  (6)
P57/INT3                                                                                       UART control register
                                                                                                                         (7)
P60/AN0�
P67/AN7                                                                                                                  (8)

                                                                     Serial I/O2 function I/O  Serial I/O2 control       (9)

                                      CMOS 3-state output                                      register                  (10)

                     Input/output,    CMOS compatible                                                                    (11)

                     individual bits  input level                    Timer X and Timer Y       Timer XY mode register (12)

                                                                     function I/O

                                                                     PWM output                PWM control register      (13)

                                                                     External interrupt input Interrupt edge selection register (3)

                     Input/output,    CMOS 3-state output

                     individual bits  CMOS compatible                A-D conversion input                                (14)

                                      input level

Note 1: For details of the functions of ports P0 to P3 in modes other than single-chip mode, and how to use double-function ports as func-
           tion I/O ports, refer to the applicable sections.

       2: Make sure that the input level at each pin is either 0 V or VCC during execution of the STP instruction.
           When an input level is at an intermediate potential, a current will flow from VCC to VSS through the input-stage gate.

                                      3802 GROUP USER'S MANUAL                                                           1-15
HARDWARE

FUNCTIONL DESCRIPTION

      (1) Ports P0, P1, P2, P32�P37                                    (2) Ports P30, P31

                                  Direction register                                               Direction register

      Data bus  Port latch                                             Data bus                  Port latch

                                                                                                 D�A conversion output

                                                                                                          DA1 output enable bit (P30)
                                                                                                          DA2 output enable bit (P31)

      (3) Ports P40�P43, P57                                           (4) Port P44

                                  Direction register                               Serial I/O1 enable bit
                                                                                      Receive enable bit
      Data bus  Port latch
                                                                                                   Direction register

                                                                       Data bus                  Port latch

                                                      Interrupt input

                                                                                                                          Serial I/O1 input

      (5) Port P45                                                     (6) Port P46

                 P45/TXD P-channel output disable bit                                Serial I/O1 synchronous
                       Serial I/O1 enable bit                                        clock selection bit
                          Transmit enable bit                                    Serial I/O1 enable bit

                                  Direction register                            Serial I/O1 mode selection bit
                                                                                           Serial I/O1 enable bit

                                                                                                      Direction register

      Data bus  Port latch

                                                                       Data bus                  Port latch

                Serial I/O1 output

                                                                                 Serial I/O1 clock output                                  Serial I/O1
                                                                                                                                           external
                                                                                                                                           clock input

      (7) Port P47                                                     (8) Port P50

        Serial I/O1 mode selection bit                                                              Direction register
                   Serial I/O1 enable bit
                                                                       Data bus                  Port latch
               SRDY1 output enable bit
                             Direction register

      Data bus  Port latch

                                                                                                                        Serial I/O2 input

                        Serial I/O1 ready output

Fig. 12 Port block diagram (single-chip mode) (1)

1-16                                                                   3802 GROUP USER'S MANUAL
                                                                                       HARDWARE

                                                                              FUNCTIONAL DESCRIPTION

(9) Port P51                                             (10) Port P52

          P51/SOUT2 P-channel output disable bit                         Serial I/O2
        Serial I/O2 transmit end signal                                  synchronous clock selection bit

            Serial I/O2 port selection bit                                   Serial I/O2 port selection bit

                        Direction register                                                 Direction register

Data bus  Port latch                                     Data bus             Port latch

          Serial I/O2 output                                               Serial I/O2 clock output
                                                                                                         Serial I/O2 external clock input
(11) Port P53
                                                         (12) Ports P54, 55
                         SRDY2 output enable bit
                                Direction register                                        Direction register

                                                         Data bus             Port latch

Data bus  Port latch

          Serial I/O2 ready output                                            Pulse output mode
                                                                                      Timer output

                                                                                                               CNTR0, CNTR1
                                                                                                               Interrupt input

(13) Port P56                                            (14) Port P6

                          PWM output enable bit                               Direction register
                                Direction register                              Port latch

                                                         Data bus

Data bus  Port latch

                                             PWM output                       A-D conversion input
                                                                                            Analog input pin selection bit
Fig. 13 Port block diagram (single-chip mode) (2)

                                                    3802 GROUP USER'S MANUAL                                                               1-17
HARDWARE

FUNCTIONAL DESCRIPTION

INTERRUPTS                                                              Interrupt operation

Interrupts occur by sixteen sources: seven external, eight internal,    When an interrupt is received, the contents of the program counter
and one software.                                                       and processor status register are automatically stored into the
                                                                        stack. The interrupt disable flag is set to inhibit other interrupts
Interrupt control                                                       from interfering.The corresponding interrupt request bit is cleared
                                                                        and the interrupt jump destination address is read from the vector
Each interrupt is controlled by an interrupt request bit, an interrupt  table into the program counter.
enable bit, and the interrupt disable flag except for the software in-
terrupt set by the BRK instruction. An interrupt occurs if the corre-   Notes on use
sponding interrupt request and enable bits are "1" and the inter-
rupt disable flag is "0".                                               When the active edge of an external interrupt (INT0 to INT4,
Interrupt enable bits can be set or cleared by software.                CNTR0, or CNTR1) is changed, the corresponding interrupt re-
Interrupt request bits can be cleared by software, but cannot be        quest bit may also be set. Therefore, please take following se-
set by software.                                                        quence;
The BRK instruction cannot be disabled with any flag or bit. The I      (1) Disable the external interrupt which is selected.
(interrupt disable) flag disables all interrupts except the BRK in-     (2) Change the active edge selection.
struction interrupt.                                                    (3) Clear the interrupt request bit which is selected to "0".
When several interrupts occur at the same time, the interrupts are      (4) Enable the external interrupt which is selected.
received according to priority.

Table 7. Interrupt vector addresses and priority

Interrupt Source  Priority  Vector Addresses (Note 1)                             Interrupt Request                       Remarks
Reset (Note 2)       1                                                        Generating Conditions       Non-maskable
                            High                  Low                   At reset                          External interrupt
                                                                        At detection of either rising or  (active edge selectable)
                            FFFD16                FFFC16                falling edge of INT0 input        External interrupt
                                                                        At detection of either rising or  (active edge selectable)
INT0              2         FFFB16                FFFA16                falling edge of INT1 input        Valid when serial I/O1 is selected
                                                                        At completion of serial I/O1
INT1              3         FFF916                FFF816                data reception                    Valid when serial I/O1 is selected
                                                                        At completion of serial I/O1
Serial I/O1       4         FFF716                FFF616                transfer shift or when            STP release timer underflow
reception                                                               transmission buffer is empty
                  5         FFF516                FFF416                At timer X underflow              External interrupt
Serial I/O1                                                             At timer Y underflow              (active edge selectable)
transmission      6         FFF316                FFF216                At timer 1 underflow              External interrupt
                                                  FFF016                At timer 2 underflow              (active edge selectable)
Timer X           7         FFF116                FFEE16                At detection of either rising or  Valid when serial I/O2 is selected
Timer Y                                           FFEC16                falling edge of CNTR0 input       External interrupt
Timer 1           8         FFEF16                FFEA16                At detection of either rising or  (active edge selectable)
Timer 2                                                                 falling edge of CNTR1 input       External interrupt
                  9         FFED16                                      At completion of serial I/O2      (active edge selectable)
CNTR0                                                                   data transfer                     External interrupt
                  10        FFEB16                                      At detection of either rising or  (active edge selectable)
                                                                        falling edge of INT2 input
CNTR1             11        FFE916                FFE816                At detection of either rising or
                                                                        falling edge of INT3 input
Serial I/O2       12        FFE716                FFE616                At detection of either rising or
                                                                        falling edge of INT4 input
INT2              13        FFE516                FFE416                At completion of A-D conversion

INT3              14        FFE316                FFE216

INT4              15        FFE116                FFE016
A-D converter                                     FFDE16
                  16        FFDF16

BRK instruction   17        FFDD16                FFDC16                At BRK instruction execution      Non-maskable software interrupt

Note 1: Vector addresses contain interrupt jump destination addresses.
       2: Reset function in the same way as an interrupt with the highest priority.

1-18                                              3802 GROUP USER'S MANUAL
                      Interrupt request bit                                                            HARDWARE
                        Interrupt enable bit
                                                                                               FUNCTIONAL DESCRIPTION
                                     Interrupt disable flag (I)
                                                                                                      Interrupt request
                                                                       BRK instruction
                                                                                    Reset

Fig. 14 Interrupt control

b7  b0 Interrupt edge selection register

    (INTEDGE : address 003A16)

    INT0 active edge selection bit                0 : Falling edge active
    INT1 active edge selection bit                1 : Rising edge active
    Not used (returns "0" when read)
    INT2 active edge selection bit
    INT3 active edge selection bit
    INT4 active edge selection bit
    Not used (returns "0" when read)

b7  b0 Interrupt request register 1                                                        b7  b0 Interrupt request register 2

    (IREQ1 : address 003C16)                                                                   (IREQ2 : address 003D16)

    INT0 interrupt request bit                                                                             CNTR0 interrupt request bit
    INT1 interrupt request bit                                                                             CNTR1 interrupt request bit
    Serial I/O1 receive interrupt request bit                                                              Serial I/O2 interrupt request bit
    Serial I/O1 transmit interrupt request bit                                                             INT2 interrupt request bit
    Timer X interrupt request bit                                                                          INT3 interrupt request bit
    Timer Y interrupt request bit                                                                          INT4 interrupt request bit
    Timer 1 interrupt request bit                                                                          AD converter interrupt request bit
    Timer 2 interrupt request bit                                                                          Not used (returns "0" when read)

                                                                                               0 : No interrupt request issued
                                                                                               1 : Interrupt request issued

b7  b0 Interrupt control register 1                                                        b7  b0 Interrupt control register 2

    (ICON1 : address 003E16)                                                                   (ICON2 : address 003F16)

    INT0 interrupt enable bit                                                                  CNTR0 interrupt enable bit
    INT1 interrupt enable bit                                                                  CNTR1 interrupt enable bit
    Serial I/O1 receive interrupt enable bit                                                   Serial I/O2 interrupt enable bit
    Serial I/O1 transmit interrupt enable bit                                                  INT2 interrupt enable bit
    Timer X interrupt enable bit                                                               INT3 interrupt enable bit
    Timer Y interrupt enable bit                                                               INT4 interrupt enable bit
    Timer 1 interrupt enable bit                                                               AD converter interrupt enable bit
    Timer 2 interrupt enable bit                                                               Not used (returns "0" when read)
                                                                                               (Do not write "1" to this bit)

                                                                                               0 : Interrupts disabled
                                                                                               1 : Interrupts enabled

Fig. 15 Structure of interrupt-related registers

                                                  3802 GROUP USER'S MANUAL                                                                     1-19
HARDWARE                                                              Timer 1 and Timer 2

FUNCTIONAL DESCRIPTION                                                The count source of prescaler 12 is the oscillation frequency di-
                                                                      vided by 16. The output of prescaler 12 is counted by timer 1 and
Timers                                                                timer 2, and a timer underflow sets the interrupt request bit.

The 3802 group has four timers: timer X, timer Y, timer 1, and timer  Timer X and Timer Y
2.
All timers are count down. When the timer reaches "0016", an un-      Timer X and Timer Y can each be selected in one of four operating
derflow occurs at the next count pulse and the corresponding          modes by setting the timer XY mode register.
timer latch is reloaded into the timer and the count is continued.
When a timer underflows, the interrupt request bit corresponding      Timer Mode
to that timer is set to "1".                                          The timer counts f(XIN)/16 in timer mode.
The division ratio of each timer or prescaler is given by 1/(n + 1),
where n is the value in the corresponding timer or prescaler latch.   Pulse Output Mode
                                                                      Timer X (or timer Y) counts f(XIN)/16. Whenever the contents of
b7    b0                                                              the timer reach "0016", the signal output from the CNTR0 (or
                                                                      CNTR1) pin is inverted. If the CNTR0 (or CNTR1) active edge
          Timer XY mode register                                      switch bit is "0", output begins at " H".
          (TM : address 002316)                                       If it is "1", output starts at "L". When using a timer in this mode, set
                                                                      the corresponding port P54 ( or port P55) direction register to out-
          Timer X operating mode bit                                  put mode.

          b1b0                                                        Event Counter Mode
           0 0: Timer mode                                            Operation in event counter mode is the same as in timer mode,
           0 1: Pulse output mode                                     except the timer counts signals input through the CNTR0 or
           1 0: Event counter mode                                    CNTR1 pin.
           1 1: Pulse width measurement mode
                                                                      Pulse Width Measurement Mode
           CNTR0 active edge switch bit                               If the CNTR0 (or CNTR1) active edge selection bit is "0", the timer
             0: Interrupt at falling edge                             counts at the oscillation frequency divided by 16 while the CNTR0
                Count at rising edge in event                         (or CNTR1) pin is at "H". If the CNTR0 (or CNTR1) active edge
                counter mode                                          switch bit is "1", the count continues during the time that the
             1: Interrupt at rising edge                              CNTR0 (or CNTR1) pin is at "L".
                Count at falling edge in event
                counter mode                                          In all of these modes, the count can be stopped by setting the
                                                                      timer X (timer Y) count stop bit to "1". Every time a timer
           Timer X count stop bit                                     underflows, the corresponding interrupt request bit is set.
             0: Count start
             1: Count stop

          Timer Y operating mode bit
          b4b5
           0 0: Timer mode
           0 1: Pulse output mode
           1 0: Event counter mode
           1 1: Pulse width measurement mode

           CNTR1 active edge switch bit
             0: Interrupt at falling edge
                Count at rising edge in event
                counter mode
             1: Interrupt at rising edge
                Count at falling edge in event
                counter mode

           Timer Y count stop bit
             0: Count start
             1: Count stop

Fig. 16 Structure of timer XY register

1-20                                    3802 GROUP USER'S MANUAL
                                                                                                           HARDWARE

                                                                                                  FUNCTIONAL DESCRIPTION

                                                                            Data bus

Oscillator Divider

f(XIN)                   1/16                                              Prescaler X latch (8)  Timer X latch (8)

                                      Pulse width      Timer mode
                                      measurement      Pulse output
                                      mode             mode

                                                                               Prescaler X (8)    Timer X (8)                To timer X interrupt
                                                                                                                             request bit
P54/CNTR0 pin CNTR0 active                    Event          Timer X count stop bit
                        edge switch bit       counter                                                                        To CNTR0 interrupt
                                              mode                                                                           request bit
                            "0"

                    "1"                  CNTR0 active

                                         edge switch

                                         bit           Q

                                                       "1"
                                                                       Toggle flip- flop T

                                                               Q         R
                                                       "0"
                         Port P54
     Port P54            latch                                                                    Timer X latch write pulse
direction register                                                                                Pulse output mode

                    Pulse output                                            Data bus
                    mode

                                                                           Prescaler Y latch (8)  Timer Y latch (8)

                                         Pulse width   Timer mode
                                         measurement   Pulse output
                                         mode          mode

                                                                               Prescaler Y (8)    Timer Y (8)                To timer Y interrupt
                                                                                                                             request bit
P55/CNTR1 pin CNTR1 active                    Event          Timer Y count stop bit
                        edge switch bit       counter                                                                        To CNTR1 interrupt
                            "0"               mode                                                                           request bit

                    "1"                  CNTR1 active

                                         edge switch

                                         bit           Q

                                                       "1"
                                                                       Toggle flip- flop T

                                                               Q         R
                                                       "0"
                         Port P55
     Port P55            latch                                                                    Timer Y latch write pulse
direction register                                                                                Pulse output mode

                    Pulse output
                    mode

                                                                                      Data bus

                                                        Prescaler           Timer 1 latch (8)     Timer 2 latch (8)
                                                       12 latch (8)

                                                       Prescaler 12 (8)     Timer 1 (8)           Timer 2 (8)                To timer 2 interrupt
                                                                                                                             request bit

                                                                                                                             To timer 1 interrupt
                                                                                                                             request bit

Fig. 17 Block diagram of timer X, timer Y, timer 1, and timer 2

                                                       3802 GROUP USER'S MANUAL                                              1-21
HARDWARE                                                                         Clock synchronous serial I/O mode

FUNCTIONAL DESCRIPTION                                                           Clock synchronous serial I/O1 mode can be selected by setting
                                                                                 the mode selection bit of the serial I/O1 control register to "1".
Serial I/O                                                                       For clock synchronous serial I/O1, the transmitter and the receiver
Serial I/O1                                                                      must use the same clock. If an internal clock is used, transfer is
                                                                                 started by a write signal to the TB/RB (address 001816).
Serial I/O1 can be used as either clock synchronous or asynchro-
nous (UART) serial I/O. A dedicated timer is also provided for
baud rate generation.

                                                                       Data bus

                                                      Address 001816                                Serial I/O1 control register Address 001A16
                                        Receive buffer                                                  Receive buffer full flag (RBF)

      P44/RXD                           Receive shift register                                                            Receive interrupt request (RI)
                                                            Shift clock                         Clock control circuit

      P46/SCLK1

      f(XXIINN)  BRG count source selection bit                        Serial I/O1 synchronous
                                    1/4                                clock selection bit
                                                                       Frequency division ratio 1/(n+1)

                                                                         Baud rate generator 1/4

                                                                             Address 001C16

      P47/SRDY1  F/F                    Falling-edge detector                                   Clock control circuit
        P45/TXD
                                                                                 Shift clock                           Transmit shift completion flag (TSC)

                                                                       Transmit shift register          Transmit interrupt source selection bit
                                                                                                                                      Transmit interrupt request (TI)

                                                                         Transmit buffer                                      Transmit buffer empty flag (TBE)
                                                                                                        Serial I/O1 status register Address 001916
                                                                                    Address 001816
                                                                       Data bus

Fig. 18 Block diagram of clock synchronous serial I/O1

      Transfer shift clock              D0                             D1        D2                 D3  D4             D5  D6  D7
      (1/2 to 1/2048 of the internal
      clock, or an external clock)      D0                             D1        D2                 D3  D4             D5  D6  D7

                     Serial output TxD

                      Serial input RxD

       Receive enable signal SRDY1                                                                                                  RBF = 1
                                                                                                                                    TSC = 1
      Write pulse to receive/transmit
      buffer (address 001816)                                                                                                  Overrun error (OE)
                                                                                                                               detection
                                                 TBE = 0
                                                              TBE = 1
                                                              TSC = 0

      Notes 1 : The transmit interrupt (TI) can be selected to occur either when the transmit buffer has emptied (TBE=1) or after the
                    transmit shift operation has ended (TSC=1), by setting the transmit interrupt source selection bit (TIC) of the serial I/O1
                    control register.

                2 : If data is written to the transmit buffer when TSC=0, the transmit clock is generated continuously and serial data is
                    output continuously from the TxD pin.

                3 : The receive interrupt (RI) is set when the receive buffer full flag (RBF) becomes "1" .

Fig. 19 Operation of clock synchronous serial I/O1 function

1-22                                    3802 GROUP USER'S MANUAL
                                                                                                                   HARDWARE

Asynchronous serial I/O (UART) mode                                                     FUNCTIONAL DESCRIPTION

Clock asynchronous serial I/O mode (UART) can be selected by          two buffers have the same address in memory. Since the shift reg-
clearing the serial I/O mode selection bit of the serial I/O control  ister cannot be written to or read from directly, transmit data is
register to "0".                                                      written to the transmit buffer, and receive data is read from the re-
Eight serial data transfer formats can be selected, and the transfer  ceive buffer.
formats used by a transmitter and receiver must be identical.         The transmit buffer can also hold the next data to be transmitted,
The transmit and receive shift registers each have a buffer, but the  and the receive buffer can hold a character while the next charac-
                                                                      ter is being received.

                                              Data bus

                                          Address 001816              Serial I/O1 control register Address 001A16

                          OE                  Receive buffer                       Receive buffer full flag (RBF)
                                                                                   Receive interrupt request (RI)
                          Character length selection bit
                                                                                                           1/16
P44/RXD      STdetector  7 bits              Receive shift register
P46/SCLK1                 8 bits

      f(XIN)                                  PE FE SP detector                                    UART control register
                                                                                                                Address 001B16
P45/TXD                                                                    Clock control circuit

                          Serial I/O1 synchronous clock selection bit

              BRG count source selection bit  Frequency division ratio 1/(n+1)
                     1/4                               Baud rate generator
                                                            Address 001C16

                                              ST/SP/PA generator

                                                                      1/16                         Transmit shift completion flag (TSC)

                                                          Transmit shift register    Transmit interrupt source selection bit
                                                                                                                     Transmit interrupt request (TI)

              Character length selection bit

                                                          Transmit buffer                                 Transmit buffer empty flag (TBE)
                                                                     Address 001816  Serial I/O1 status register Address 001916

                                              Data bus

Fig. 20 Block diagram of UART serial I/O

                                              3802 GROUP USER'S MANUAL                                                                                1-23
HARDWARE

FUNCTIONAL DESCRIPTION

Transmit or receive clock

      Transmit buffer write
                         signal

                                 TBE=0                 TBE=0
                                        TSC=0
                                        TBE=1                                   TBE=1                 TSC=1V

      Serial output TXD                        ST  D0  D1                       SP     ST  D0  D1     SP

                                                           1 start bit                                V Generated at 2nd bit in 2-stop-bit mode
                                                           7 or 8 data bit
      Receive buffer read                                  1 or 0 parity bit
                        signal                             1 or 2 stop bit (s)

                                                                                               RBF=0

                                                                                RBF=1                 RBF=1
                                                                                                      SP
      Serial input RXD                         ST  D0  D1                       SP     ST  D0  D1

                Notes 1: Error flag detection occurs at the same time that the RBF flag becomes "1" (at 1st stop bit, during reception).
                          2: The transmit interrupt (TI) can be selected to occur when either the TBE or TSC flag becomes "1", depending on the setting of the transmit interrupt
                             source selection bit (TIC) of the serial I/O control register.
                          3: The receive interrupt (RI) is set when the RBF flag becomes "1".
                          4: After data is written to the transmit buffer when TSC=1, 0.5 to 1.5 cycles of the data shift cycle is necessary until changing to TSC=0.

Fig. 21 Operation of UART serial I/O function

Serial I/O1 control register (SIO1CON) 001A16                                   spectively). Writing "0" to the serial I/O enable bit SIOE (bit 7 of
                                                                                the Serial I/O Control Register) also clears all the status flags, in-
The serial I/O control register consists of eight control bits for the          cluding the error flags.
serial I/O function.                                                            All bits of the serial I/O1 status register are initialized to "0" at re-
                                                                                set, but if the transmit enable bit (bit 4) of the serial I/O control reg-
UART control register (UARTCON) 001B16                                          ister has been set to "1", the transmit shift completion flag (bit 2)
                                                                                and the transmit buffer empty flag (bit 0) become "1".
The UART control register consists of four control bits (bits 0 to 3)
which are valid when asynchronous serial I/O is selected and set                Transmit buffer/Receive buffer register (TB/
the data format of an data transfer. One bit in this register (bit 4) is        RB) 001816
always valid and sets the output structure of the P45/TXD pin.
                                                                                The transmit buffer and the receive buffer are located at the same
Serial I/O1 status register (SIO1STS) 001916                                    address. The transmit buffer is write-only and the receive buffer is
                                                                                read-only. If a character bit length is 7 bits, the MSB of data stored
The read-only serial I/O1 status register consists of seven flags               in the receive buffer is "0".
(bits 0 to 6) which indicate the operating status of the serial I/O
function and various errors.                                                    Baud rate generator (BRG) 001C16
Three of the flags (bits 4 to 6) are valid only in UART mode.
The receive buffer full flag (bit 1) is cleared to "0" when the receive         The baud rate generator determines the baud rate for serial trans-
buffer is read.                                                                 fer.
If there is an error, it is detected at the same time that data is              The baud rate generator divides the frequency of the count source
transferred from the receive shift register to the receive buffer, and          by 1/(n + 1), where n is the value written to the baud rate genera-
the receive buffer full flag is set. A write to the serial I/O status reg-      tor.
ister clears all the error flags OE, PE, FE, and SE (bit 3 to bit 6, re-

1-24                                                       3802 GROUP USER'S MANUAL
                                                                                          HARDWARE

                                                                                 FUNCTIONAL DESCRIPTION

b7  b0 Serial I/O1 status register                   b7                      b0  Serial I/O1 control register

    (SIO1STS : address 0019 16)                                                  (SIO1CON : address 001A 16)

    Transmit buffer empty flag (TBE)                                             BRG count source selection bit (CSS)
    0: Buffer full
    1: Buffer empty                                                              0: f(XIN)

                                                                                 1: f(XIN)/4

    Receive buffer full flag (RBF)                                               Serial I/O1 synchronous clock selection bit (SCS)
    0: Buffer empty                                                              0: BRG output divided by 4 when clock synchronous
    1: Buffer full
                                                                                    serial I/O is selected, BRG output divided by 16
    Transmit shift completion flag (TSC)                                            when UART is selected.
    0: Transmit shift in progress                                                1: External clock input when clock synchronous serial
    1: Transmit shift completed                                                     I/O is selected, external clock input divided by 16
                                                                                    when UART is selected.

    Overrun error flag (OE)                                                      SRDY1 output enable bit (SRDY)
    0: No error                                                                  0: P47 pin operates as ordinaly I/O pin
    1: Overrun error                                                             1: P47 pin operates as S RDY1 output pin

    Parity error flag (PE)                                                       Transmit interrupt source selection bit (TIC)
    0: No error                                                                  0: Interrupt when transmit buffer has emptied
    1: Parity error                                                              1: Interrupt when transmit shift operation is completed

    Framing error flag (FE)                                                      Transmit enable bit (TE)
    0: No error                                                                  0: Transmit disabled
    1: Framing error                                                             1: Transmit enabled

    Summing error flag (SE)                                                      Receive enable bit (RE)
    0: (OE) U (PE) U (FE)=0                                                      0: Receive disabled
    1: (OE) U (PE) U (FE)=1                                                      1: Receive enabled

    Not used (returns "1" when read)                                             Serial I/O1 mode selection bit (SIOM)
                                                                                 0: Asynchronous serial I/O (UART)
                                                                                 1: Clock synchronous serial I/O

b7  b0 UART control register                                                     Serial I/O enable bit (SIOE)
                                                                                 0: Serial I/O disabled
    (UARTCON : address 001B 16)
                                                                                   (pins P44 to P47 operate as ordinary I/O pins)
    Character length selection bit (CHAS)                                        1: Serial I/O enabled

    0: 8 bits                                                                      (pins P44 to P47 operate as serial I/O pins)

    1: 7 bits

    Parity enable bit (PARE)
    0: Parity checking disabled
    1: Parity checking enabled

    Parity selection bit (PARS)
    0: Even parity
    1: Odd parity

    Stop bit length selection bit (STPS)
    0: 1 stop bit
    1: 2 stop bits

    P45/TXD P-channel output disable bit (POFF)
    0: CMOS output (in output mode)
    1: N-channel open drain output (in output mode)

    Not used (return "1" when read)

Fig. 22 Structure of serial I/O control registers

                                                   3802 GROUP USER'S MANUAL                                                        1-25
HARDWARE

FUNCTIONAL DESCRIPTION

Serial I/O2                                                                b7                       b0

The serial I/O2 function can be used only for clock synchronous                                         Serial I/O2 control register
serial I/O.
For clock synchronous serial I/O the transmitter and the receiver                                       (SIO2CON : address 001D16)
must use the same clock. If the internal clock is used, transfer is
started by a write signal to the serial I/O2 register.                                                  Internal synchronous clock selection bits

Serial I/O2 control register (SIO2CON) 001D16                                                           b2 b1 b0

The serial I/O2 control register contains seven bits which control                                      0 0 0: f(XIN)/8
various serial I/O functions.                                                                           0 0 1: f(XIN)/16
                                                                                                        0 1 0: f(XIN)/32
                                                                                                        0 1 1: f(XIN)/64
                                                                                                        1 1 0: f(XIN)/128
                                                                                                        1 1 1: f(XIN)/256

                                                                                                        Serial I/O2 port selection bit (SM23)
                                                                                                        0: I/O port
                                                                                                        1: SOUT2,SCLK2 output pin

                                                                                                        SRDY2 output enable bit (SM24)
                                                                                                        0: I/O port
                                                                                                        1: SRDY2 output pin

                                                                                                        Transfer direction selection bit (SM25)
                                                                                                        0: LSB first
                                                                                                        1: MSB first

                                                                                                        Serial I/O2 synchronous clock selection bit (SM26)
                                                                                                        0: External clock
                                                                                                        1: Internal clock

                                                                                                        P51/SOUT2 P-channel output disable bit
                                                                                                        0: CMOS output (in output mode)
                                                                                                        1: N-channel open-drain output (in output mode)

                                                                           Fig. 23 Structure of serial I/O2 control register

                                                                                             1/8        Internal synchronous

                                                                                             1/16       clock selection bits

                                                  SCLK2                                      1/32       Data bus
                                                                                    Divider
      XIN                                                                                    1/64

                                                                                             1/128

                                                                                             1/256

                  P53 latch

                                                  Serial I/O2 synchronous

                  "0"                             clock selection bit                      "1"
                                                                                             "0"
      P53/SRDY2         SRDY2                     Synchronization circuit

                  "1"

                  SRDY2 output enable bit

      P52/SCLK2                      P52 latch    External clock                                                                      Serial I/O2
                                      "0"                           Serial I/O counter 2 (3)                                          interrupt request
      P51/SOUT2
        P50/SIN2                     "1"                             Serial I/O shift register 2 (8)
                  Serial I/O2 port selection bit

                                     P51 latch
                                      "0"

                                       "1"
                  Serial I/O2 port selection bit

Fig. 24 Block diagram of serial I/O2 function

1-26                                              3802 GROUP USER'S MANUAL
                                                                               HARDWARE

                                                                      FUNCTIONAL DESCRIPTION

    Transfer clock (Note 1)             D0  D1  D2  D3            D4  D5  D6     (Note 2)
        Serial I/O2 register                                                  D7
                  write signal

Serial I/O2 output SOUT2

     Serial I/O2 input SIN2

Receive enable signal SRDY2

                                                                                                                                       Serial I/O2 interrupt request bit set

          Notes 1: When the internal clock is selected as the transfer clock, the divide ratio can be selected by setting bits 0 to 2 of the serial
                        I/O2 control register.

                    2: When the internal clock is selected as the transfer clock, the S OUT2 pin goes to high impedance after transfer completion.

Fig. 25 Timing of serial I/O2 function

                                        3802 GROUP USER'S MANUAL                                                                                                              1-27
HARDWARE                                                                 PWM Operation

FUNCTIONAL DESCRIPTION                                                   When bit 0 (PWM enable bit) of the PWM control register is set to
                                                                         "1", operation starts by initializing the PWM output circuit, and
PULSE WIDTH MODULATION (PWM)                                             pulses are output starting at an "H".
                                                                         If the PWM register or PWM prescaler is updated during PWM
The 3802 group has a PWM function with an 8-bit resolution,             output, the pulses will change in the cycle after the one in which
based on a signal that is the clock input XIN or that clock input di-   the change was made.
vided by 2.
                                                                                                          51 ! m ! (n+1) �s
Data Setting                                                                                                      255

The PWM output pin also functions as port P56. Set the PWM pe-                 PWM output
riod by the PWM prescaler, and set the period during which the
output pulse is an "H" by the PWM register.                                                                       T = [51 ! (n+1)] �s
If the value in the PWM prescaler is n and the value in the PWM
register is m (where n = 0 to 255 and m = 0 to 255) :                                    m: Contents of PWM register
PWM period = 255 ! (n+1)/f(XIN)                                                          n : Contents of PWM prescaler
                                                                                          T : PWM cycle (when X IN = 5 MHz)
                  = 51 ! (n+1) �s (when XIN = 5 MHz)
Output pulse "H" period = PWM period ! m/255

                                 = 0.2 ! (n+1) ! m �s
                                    (when XIN = 5 MHz)

                                                                         Fig. 26 Timing of PWM cycle

      Data bus

                                        PWM                            PWM
                                prescaler pre-latch             register pre-latch

                                               Transfer control circuit

                                                     PWM             PWM
                                               prescaler latch  register latch

                                Count source                    PWM register

                                selection bit                                                                               Port P56
                                                                                    Port P56 latch
                           "0"                 PWM prescaler
      XIN                                                                                          PWM enable bit

      1/2 "1"

Fig. 27 Block diagram of PWM function

1-28                                           3802 GROUP USER'S MANUAL
                                                                                  HARDWARE

                                                                         FUNCTIONAL DESCRIPTION

b7  b0

                   PWM control register

                   (PWMCON : address 002B16)

                   PWM function enable bit
                     0: PWM disabled
                     1: PWM enabled

                   Count source selection bit
                     0: f(XIN)
                     1: f(XIN)/2

                   Not used (return "0" when read)

Fig. 28 Structure of PWM control register

                                                                                               B= C
                                                                                               T T2
                   A                                B                    C

    PWM output                             T           T                                   T2

    PWM register                              (Changes from "A" to "B" during "H" period)
    write signal

    PWM prescaler                                   (Changes from "T" to "T2" during PWM period)
    write signal

    When the contents of the PWM register or PWM prescaler have changed, the PWM
    output will change from the next period after the change.

Fig. 29 PWM output timing when PWM register or PWM prescaler is changed

                                              3802 GROUP USER'S MANUAL                               1-29
HARDWARE                                                             [Comparator and Control circuit]

FUNCTIONAL DESCRIPTION                                               The comparator and control circuit compares an analog input volt-
                                                                     age with the comparison voltage, then stores the result in the A-D
A-D Converter                                                        conversion register. When an A-D conversion is complete, the
                                                                     control circuit sets the AD conversion completion bit and the AD
The functional blocks of the A-D converter are described below.      interrupt request bit to "1".
                                                                     Note that the comparator is constructed linked to a capacitor, so
[A-D conversion register]                                            set f(XIN) to 500 kHz or more during an A-D conversion.

The A-D conversion register is a read-only register that stores the           b7               b0
result of an A-D conversion. When reading this register during an
A-D conversion, the previous conversion result is read.                                            AD/DA control register

[AD/DA control register]                                                                           (ADCON : address 003416)

The AD/DA control register controls the A-D conversion process.                                    Analog input pin selection bits
Bits 0 to 2 select a specific analog input pin. Bit 3 signals the
completion of an A-D conversion. The value of this bit remains at                                  b2 b1 b0
"0" during an A-D conversion, and changes to "1" when an A-D                                       0 0 0: P60/AN0
conversion ends. Writing "0" to this bit starts the A-D conversion.                                0 0 1: P61/AN1
Bits 6 and 7 are used to control the output of the D-A converter.                                  0 1 0: P62/AN2
                                                                                                   0 1 1: P63/AN3
[Comparison voltage generator]                                                                     1 0 0: P64/AN4
                                                                                                   1 0 1: P65/AN5
The comparison voltage generator divides the voltage between                                       1 1 0: P66/AN6
AVSS and VREF into 256, and outputs the divided voltages.                                          1 1 1: P67/AN7

[Channel selector]                                                                                 AD conversion completion bit
                                                                                                   0: Conversion in progress
The channel selector selects one of the ports P60/AN0 to P67/AN7,                                  1: Conversion completed
and inputs the voltage to the comparator.

                                                                                                   Not used (return "0" When read)

                                                                                                   DA1 output enable bit
                                                                                                   0: DA1 output disabled
                                                                                                   1: DA1 output enabled

                                                                                                   DA2 output enable bit
                                                                                                   0: DA2 output disabled
                                                                                                   1: DA2 output enabled

                                                                     Fig.30 Structure of AD/DA control register

                                                                    Data bus

      AD/DA control register                            b7                                 b0

      (Address 0034 16)

                            P60/AN0                     3                                          A-D interrupt request
                            P61/AN1                                   A-D control circuit
                            P62/AN2
                            P63/AN3   Channel selector  Comparator   A-D conversion register (Address 0035 16)
                            P64/AN4                                                 8
                            P65/AN5
                            P66/AN6                                      Resistor ladder
                            P67/AN7
                                                                              VREF AVSS
Fig. 31 Block diagram of A-D converter

1-30                                                    3802 GROUP USER'S MANUAL
                                                                                                 HARDWARE

                                                                                        FUNCTIONAL DESCRIPTION

D-A Converter                                                                       D-A1 conversion register (8)

The 3802 group has two internal D-A converters (DA1 and DA2)                                              DA1 output enable bit
with 8-bit resolutions.
The D-A converter is performed by setting the value in the D-A            Data bus  R-2R resistor ladder          P30/DA1
conversion register. The result of D-A converter is output from the
DA1 or DA2 pin by setting the DA output enable bit to "1".                          D-A2 conversion register (8)
When using the D-A converter, the corresponding port direction
register bit (P30/DA1 or P31/DA2) should be set to "0" (input sta-                                        DA2 output enable bit
tus).
The output analog voltage V is determined by the value n (base                      R-2R resistor ladder          P31/DA2
10) in the D-A conversion register as follows:

V = VREF ! n/256 (n = 0 to 255)
Where VREF is the reference voltage.

At reset, the D-A conversion registers are cleared to "0016", the DA
output enable bits are cleared to "0", and the P30/DA1 and P31/
DA2 pins are set to input (high impedance).
The D-A output is not buffered, so connect an external buffer when
driving a low-impedance load.
Set VCC to 3.0 V or more when using the D-A converter.

                                                                          Fig. 32 Block diagram of D-A converter

      "0" DA1 output enable bit                                                         R                 R       2R

                                R    R                                R   R         R

P30/DA1                         2R   2R                               2R  2R        2R  2R                2R      2R

                      "1"

                           MSB                                                                                    LSB

D-A1 conversion            "0"  "1"
register

AVSS
VREF

Fig. 33 Equivalent connection circuit of D-A converter

                                     3802 GROUP USER'S MANUAL                                                          1-31
HARDWARE                                                                                                    Address Register contents

FUNCTIONAL DESCRIPTION                                                   (1) Port P0 direction register     (000116) � � �      0016

Reset Circuit                                                            (2) Port P1 direction register     (000316) � � �      0016

To reset the microcomputer, the RESET pin should be held at an           (3) Port P2 direction register     (000516) � � �      0016
"L" level for 2 �s or more. Then the RESET pin is returned to an "H"
level (the power source voltage should be between 4.0 V and 5.5          (4) Port P3 direction register     (000716) � � �      0016
V), reset is released. Internal operation begin until after 8 to 13 XIN
clock cycles are completed. After the reset is completed, the pro-       (5) Port P4 direction register     (000916) � � �      0016
gram starts from the address contained in address FFFD16 (high-
order byte) and address FFFC16 (low-order byte).                         (6) Port P5 direction register     (000B16) � � �      0016
Make sure that the reset input voltage is less than 0.6 V for VCC of
3.0 V (Extended operating temperature version : the reset input          (7) Port P6 direction register     (000D16) � � �      0016
voltage is less than 0.8 V for VCC of 4.0 V).

                                                                         (8) Serial I/O1 status register    (001916) � � � 1 0 0 0 0 0 0 0

                                                                         (9) Serial I/O1 control register   (001A16) � � �      0016

                                                                         (10) UART control register         (001B16) � � � 1 1 1 0 0 0 0 0

                                         4.0V                            (11) Serial I/O2 control register  (001D16) � � �      0016
                                         0.8V
Power source                                                             (12) Prescaler 12                  (002016) � � �      FF16
    voltage 0V
                                                                         (13) Timer 1                       (002116) � � �      0116
Reset input                                                             (14) Timer 2                       (002216) � � �      FF16
    voltage 0V
                                                                         (15) Timer XY mode register        (002316) � � �      0016
                                                                         (16) Prescaler X                   (002416) � � �      FF16

                                                                         (17) Timer X                       (002516) � � �      FF16

                    1                    VCC                             (18) Prescaler Y                   (002616) � � �      FF16
                                5        RESET
                                                                         (19) Timer Y                       (002716) � � �      FF16
                M51953AL                 VSS
                                4          3802 group                    (20) PWM control register          (002B16) � � �      0016
                                0.1 � F
                                                                         (21) AD/DA control register        (003416) � � � 0 0 0 0 1 0 0 0
                    3
                                                                         (22) D-A1 conversion register      (003616) � � �      0016
Fig. 34 Example of reset circuit
                                                                         (23) D-A2 conversion register      (003716) � � �      0016

                                                                         (24) Interrupt edge selection register (003A16) � � �  0016

                                                                         (25) CPU mode register             (003B16) � � � 0 0 0 0 0 0 V 0

                                                                         (26) Interrupt request register 1  (003C16) � � �      0016

                                                                         (27) Interrupt request register 2  (003D16) � � �      0016

                                                                         (28) Interrupt control register 1  (003E16) � � �      0016

                                                                         (29) Interrupt control register 2  (003F16) � � �      0016

                                                                         (30) Processor status register     (PS) ! ! ! ! ! 1 ! !

                                                                         (31) Program counter               (PCH) Contents of address FFFD16

                                                                                                            (PCL) Contents of address FFFC16

                                                                         Note. ! : Undefined
                                                                                 V : The initial values of CM1 are determined by the level at the
                                                                                     CNVSS pin.
                                                                                     The contents of all other registers and RAM are undefined
                                                                                     after a reset, so they must be initialized by software.

                                                                         Fig. 35 Internal status of microcomputer after reset

1-32                                           3802 GROUP USER'S MANUAL
                                                                                                 HARDWARE

                                                                                         FUNCTIONAL DESCRIPTION

XIN



       RESET

  RESETOUT
(internal reset)

         SYNC

Address                  ?                             ?     ?     ?     ?     FFFC FFFD ADH, ADL
    Data
                                                                                                   Reset address from the vector table

                                                    ?     ?     ?     ?     ?       ADL  ADH

                         XIN: 8 to 13 clock cycles           Notes 1: f(XIN) and f() are in the relationship: f(XIN)=2 � f().
                                                                       2: A question mark (?) indicates an undefined status that depends on the previous status.

Fig. 36 Timing of reset

                                                          3802 GROUP USER'S MANUAL                                                                                1-33
HARDWARE                                                                When the STP status is released, prescaler 12 and timer 1 will
                                                                        start counting and reset will not be released until timer 1
FUNCTIONAL DESCRIPTION                                                  underflows, so set the timer 1 interrupt enable bit to "0" before the
                                                                        STP instruction is executed.
Clock Generating Circuit
                                                                                         XIN                                XOUT
An oscillation circuit can be formed by connecting a resonator be-
tween XIN and XOUT. To supply a clock signal externally, input it to                       CIN                              COUT
the XIN pin and make the XOUT pin open.                                 Fig. 37 Ceramic resonator circuit

Oscillation control

Stop Mode
If the STP instruction is executed, the internal clock  stops at an
"H". Timer 1 is set to "0116" and prescaler 12 is set to "FF16".
Oscillator restarts when an external interrupt is received, but the
internal clock  remains at an "H" until timer 1 underflow.
This allows time for the clock circuit oscillation to stabilize.
If oscillator is restarted by a reset, no wait time is generated, so
keep the RESET pin at an "L" level until oscillation has stabilized.

Wait Mode
If the WIT instruction is executed, the internal clock  stops at an
"H" level, but the oscillator itself does not stop. The internal clock
restarts if a reset occurs or when an interrupt is received.
Since the oscillator does not stop, normal operation can be started
immediately after the clock is restarted.
To ensure that interrupts will be received to release the STP or
WIT state, interrupt enable bits must be set to "1" before the STP
or WIT instruction is executed.

                                                                                         XIN                                XOUT

                                                                                                                            Open

                                                                                        External oscillation           Vcc

                                                                                        circuit                        Vss

                                                                        Fig. 38 External clock input circuit

      Interrupt request

      Interrupt disable                            SQ                                SQ                QS                   Reset
      flag (I)

                         Reset

                                STP instruction R                       WIT          R                        R STP instruction
                                                                        instruction

                                                                                                                                    output

                                         ONW pin                                                              Internal clock
                              Single-chip mode
                                                                        ONW              Prescaler 12         Timer 1
                                                                1/2     control         FF16           0116

                                                                 Rd             1/8

                                                                                                                            Reset or STP instruction

                                Rf

                         XIN        XOUT

Fig. 39 Block diagram of clock generating circuit

1-34                                               3802 GROUP USER'S MANUAL
                                                                                      HARDWARE

                                                                              FUNCTIONAL DESCRIPTION

Processor Modes                                                       000016     SFR area            000016      SFR area
                                                                      000816                         000816
Single-chip mode, memory expansion mode, and microprocessor                   Internal RAM                    Internal RAM
mode can be selected by changing the contents of the processor        004016  reserved area          004016   reserved area
mode bits CM0 and CM1 (bits 0 and 1 of address 003B16). In
memory expansion mode and microprocessor mode, memory can
be expanded externally through ports P0 to P3. In these modes,
ports P0 to P3 lose their I/O port functions and become bus pins.

Table 8. Functions of ports in memory expansion mode and              044016                         044016

         microprocessor mode

Port Name                     Function                                              V

Port P0    Outputs low-order byte of address.                         YYYY16

                                                                                       Internal ROM

Port P1    Outputs high-order byte of address.                        FFFF16                         FFFF16

Port P2    Operates as I/O pins for data D7 to D0                         Memory expansion mode      Microprocessor mode
           (including instruction codes).

           P30 and P31 function only as output pins                              The shaded areas are external memory areas.
                                                                              V : YYYY16 is the start address of internal ROM.
           (except that the port latch cannot be read).

           P32 is the ONW input pin.

Port P3    P33 is the RESETOUT output pin. (Note)                     Fig. 40 Memory maps in various processor modes
           P34 is the  output pin.

           P35 is the SYNC output pin.

           P36 is the WR output pin, and P37 is the

           RD output pin.                                             b7      b0

Note: If CNVSS is connected to VSS, the microcomputer goes to                     CPU mode register
         single-chip mode after a reset, so this pin cannot be used
         as the RESETOUT output pin.                                              (CPUM : address 003B16)

Single-Chip Mode                                                                                     Processor mode bits
Select this mode by resetting the microcomputer with CNVSS con-
nected to VSS.                                                                                       b1 b0

Memory Expansion Mode                                                                                0 0 : Single-chip mode
Select this mode by setting the processor mode bits to "01" in soft-                                 0 1 : Memory expansion mode
ware with CNVSS connected to VSS. This mode enables external                                         1 0 : Microprocessor mode
memory expansion while maintaining the validity of the internal                                      1 1 : Not available
ROM. Internal ROM will take precedence over external memory if
addresses conflict.                                                                                  Stack page selection bit
                                                                                                     0 : 0 page
Microprocessor Mode                                                                                  1 : 1 page
Select this mode by resetting the microcomputer with CNVSS con-
nected to VCC, or by setting the processor mode bits to "10" in                                      Not used (return "0" when read)
software with CNVSS connected to VSS. In microprocessor mode,
the internal ROM is no longer valid and external memory must be       Fig. 41 Structure of CPU mode register
used.

                                        3802 GROUP USER'S MANUAL                                                                1-35
HARDWARE

FUNCTIONAL DESCRIPTION

Bus control with memory expansion

The 3802 group has a built-in ONW function to facilitate access to
external memory and I/O devices in memory expansion mode or
microprocessor mode.
If an "L" level signal is input to the ONW pin when the CPU is in a
read or write state, the corresponding read or write cycle is ex-
tended by one cycle of . During this extended period, the RD or
WR signal remains at "L". This extension period is valid only for
writing to and reading from addresses 000016 to 000716 and
044016 to FFFF16 in microprocessor mode, 044016 to YYYY16 in
memory expansion mode, and only read and write cycles are ex-
tended.

                Read cycle   Dummy cycle Write cycle Read cycle Dummy cycle  Write cycle

              
AD15 to AD0

      RD

      WR

      ONW

                V            V                                               V

V : Period during which ONW input signal is received
    During this period, the ONW signal must be fixed at either "H" or "L". At all other times, the input level of the ONW
    signal has no affect on operations.
    The bus cycles is not extended for an address in the area 000816 to 043F16, regardless of whether the ONW signal
    is received.

Fig. 42 ONW function timing

1-36                         3802 GROUP USER'S MANUAL
NOTES ON PROGRAMMING                                                                        HARDWARE
Processor Status Register
                                                                                             NOTE ON PROGRAMMING
The contents of the processor status register (PS) after a reset are
undefined, except for the interrupt disable flag (I) which is "1". Af-  Serial I/O
ter a reset, initialize flags which affect program execution.
In particular, it is essential to initialize the index X mode (T) and   In clock synchronous serial I/O, if the receive side is using an ex-
the decimal mode (D) flags because of their effect on calculations.     ternal clock and it is to output the SRDY1 signal, set the transmit
                                                                        enable bit, the receive enable bit, and the SRDY1 output enable bit
Interrupts                                                              to "1".
                                                                        Serial I/O1 continues to output the final bit from the TXD pin after
The contents of the interrupt request bits do not change immedi-        transmission is completed. The SOUT2 pin from serial I/O2 goes to
ately after they have been written. After writing to an interrupt re-   high impedance after transmission is completed.
quest register, execute at least one instruction before executing a
BBC or BBS instruction.                                                 A-D Converter

Decimal Calculations                                                    The comparator uses internal capacitors whose charge will be lost
                                                                        if the clock frequency is too low.
To calculate in decimal notation, set the decimal mode flag (D) to      Make sure that f(XIN) is at least 500 kHz during an A-D conver-
"1", then execute an ADC or SBC instruction. Only the ADC and           sion. (If the ONW pin has been set to "L", the A-D conversion will
SBC instructions yield proper decimal results. After executing an       take twice as long to match the longer bus cycle, and so f(XIN)
ADC or SBC instruction, execute at least one instruction before         must be at least 1 MHz.)
executing a SEC, CLC, or CLD instruction.                               Do not execute the STP or WIT instruction during an A-D conver-
                                                                        sion.
In decimal mode, the values of the negative (N), overflow (V), and
zero (Z) flags are invalid.                                             D-A Converter
The carry flag can be used to indicate whether a carry or borrow
has occurred. Initialize the carry flag before each calculation.        The accuracy of the D-A converter becomes poor rapidly under
Clear the carry flag before an ADC and set the flag before an           the VCC = 3.0 V or less condition.
SBC.
                                                                        Instruction Execution Time
Timers
                                                                        The instruction execution time is obtained by multiplying the fre-
If a value n (between 0 and 255) is written to a timer latch, the fre-  quency of the internal clock  by the number of cycles needed to
quency division ratio is 1/(n + 1).                                     execute an instruction.
                                                                        The number of cycles required to execute an instruction is shown
Multiplication and Division Instructions                                in the list of machine instructions.
                                                                        The frequency of the internal clock  is half of the XIN frequency.
The index X mode (T) and the decimal mode (D) flags do not af-          When the ONW function is used in modes other than single-chip
fect the MUL and DIV instruction.                                       mode, the frequency of the internal clock  may be one fourth the
The execution of these instructions does not change the contents        XIN frequency.
of the processor status register.
                                                                        Memory Expansion Mode
Ports
                                                                        The memory expansion mode is not available in the following mi-
The contents of the port direction registers cannot be read.            crocomputers.
The following cannot be used:                                           � M38024M6-XXXSP
� The data transfer instruction (LDA, etc.)                             � M38024M6-XXXFP
� The operation instruction when the index X mode flag (T) is "1"
� The addressing mode which uses the value of a direction regis-        Memory Expansion Mode and Microproces-
                                                                        sor Mode
  ter as an index
� The bit-test instruction (BBC or BBS, etc.) to a direction register   Execute the LDM or STA instruction for writing to port P3 (address
� The read-modify-write instruction (ROR, CLB, or SEB, etc.) to a       000616) in memory expansion mode and microprocessor mode.
                                                                        Set areas which can be read out and write to port P3 (address
  direction register                                                    000616) in a memory, using the read-modify-write instruction
Use instructions such as LDM and STA, etc., to set the port direc-      (SEB, CLB).
tion registers.

3802 GROUP USER'S MANUAL                                                1-37
HARDWARE

DATA REQUIRED FOR MASK ORDERS/ROM PROGRAMMING METHOD

DATA REQUIRED FOR MASK ORDERS                                    ROM PROGRAMMING METHOD

The following are necessary when ordering a mask ROM produc-     The built-in PROM of the blank One Time PROM version and built-
tion:                                                            in EPROM version can be read or programmed with a general-
                                                                 purpose PROM programmer using a special programming
   1. Mask ROM Order Confirmation Form                           adapter. Set the address of PROM programmer in the user ROM
   2. Mark Specification Form                                    area.
   3. Data to be written to ROM, in EPROM form (three identical
                                                                 Table 9. Programming adapter
       copies)

                                                                 Package       Name of Programming Adapter

                                                                 64P4B, 64S1B                  PCA4738S-64A

                                                                 64P6N                         PCA4738F-64A

                                                                 64D0                          PCA4738L-64A

                                                                 The PROM of the blank One Time PROM version is not tested or
                                                                 screened in the assembly process and following processes. To en-
                                                                 sure proper operation after programming, the procedure shown in
                                                                 Figure 35 is recommended to verify programming.

                                                                                              Programming with PROM
                                                                                                       programmer

                                                                                                  Screening (Caution)
                                                                                                  (150�C for 40 hours)

                                                                                                     Verification with
                                                                                                   PROM programmer

                                                                                                   Functional check in
                                                                                                       target device

                                                                           Caution : The screening temperature is far higher
                                                                                        than the storage temperature. Never
                                                                                        expose to 150 �C exceeding 100 hours.

                                                                 Fig. 43 Programming and testing of One Time PROM version

1-38  3802 GROUP USER'S MANUAL
                                                                                HARDWARE

                                                         FUNCTIONAL DESCRIPTION SUPPLEMENT

FUNCTIONAL DESCRIPTION SUPPLEMENT                        requests occur during the same sampling, the higher-
                                                         priority interrupt is accepted first. This priority is
Interrupt                                               determined by hardware, but variety of priority
                                                         processing can be performed by software, using an
3802 group permits interrupts on the basis of 16        interrupt enable bit and an interrupt disable flag.
sources. It is vector interrupts with a fixed priority  For interrupt sources, vector addresses and inter-
system. Accordingly, when two or more interrupt         rupt priority, refer to "Table 10."

Table 10. Interrupt sources, vector addresses and interrupt priority

Priority  Interrupt sources          Vector addresses                             Remarks
                                  High-order Low-order

1 Reset (Note)                    FFFD16 FFFC16 Non-maskable

2 INT0 interrupt                  FFFB16 FFFA16 External interrupt

                                                                 (active edge selectable)

3 INT1 interrupt                  FFF916 FFF816 External interrupt

                                                                 (active edge selectable)

4 Serial I/O1 receive interrupt   FFF716 FFF616 Valid when serial I/O1 is selected

5 Serial I/O1 transmit interrupt  FFF516 FFF416 Valid when serial I/O1 is selected

6 Timer X interrupt               FFF316 FFF216

7 Timer Y interrupt               FFF116 FFF016

8 Timer 1 interrupt               FFEF16 FFEE16 STP release timer underflow

9 Timer 2 interrupt               FFED16 FFEC16

10 CNTR0 interrupt                FFEB16                 FFEA16 External interrupt
                                                                        (active edge selectable)

11 CNTR1 interrupt                FFE916                 FFE816 External interrupt
                                                                        (active edge selectable)

12 Serial I/O2 interrupt          FFE716                 FFE616  Valid when serial I/O2 is selected
13 INT2 interrupt                 FFE516                 FFE416  External interrupt
                                                                 (active edge selectable)

14 INT3 interrupt                 FFE316                 FFE216 External interrupt
                                                                        (active edge selectable)

15 INT4 interrupt                 FFE116                 FFE016 External interrupt
                                                                        (active edge selectable)

16 A-D conversion interrupt       FFDF16                 FFDE16
17 BRK instruction interrupt      FFDD16                 FFDC16 Non-maskable software interrupt

Note: Reset functions in the same way as an interrupt with the highest priority.

                                  3802 GROUP USER'S MANUAL                                        1-39
HARDWARE

FUNCTIONAL DESCRIPTION SUPPLEMENT

Timing After Interrupt                             Figure 44 shows a timing chart after an interrupt
                                                   occurs, and Figure 45 shows the time up to execu-
The interrupt processing routine begins with the   tion of the interrupt processing routine.
machine cycle following the completion of the in-
struction that is currently in execution.

                    SYNC

                    RD

                    WR

      Address bus                      PC  S, SPS S-1, SPS S-2, SPS BL BH AL, AH

      Data bus            Not used PCH PCL PS AL AH

                    SYNC : CPU operation code fetch cycle
                    BL, BH : Vector address of each interrupt
                    AL, AH : Jump destination address of each interrupt

                      SPS : "0016" or "0116"

Fig. 44 Timing chart after an interrupt occurs

      Generation of interrupt request                            Start of interrupt processing

      Main routine        Waiting time for         Stack push and  Interrupt processing routine
                          post-processing          Vector fetch
                          of pipeline

      0 to 16T cycles                  2 cycles    5 cycles

                                    7 to 23 cycles
              (At performing 8.0 MHz, 1.75 �s to 5.75 �s)

      T : at execution of DIV instruction (16 cycles)

Fig. 45 Time up to execution of the interrupt processing routine

1-40                                   3802 GROUP USER'S MANUAL
                                                                             HARDWARE

                                                      FUNCTIONAL DESCRIPTION SUPPLEMENT

A-D Converter                                         By repeating the above operations up to the lowest-
                                                      order bit of the A-D conversion register, an analog
A-D conversion is started by setting AD conversion    value converts into a digital value.
completion bit to "0." During A-D conversion, inter-  A-D conversion completes at 50 clock cycles (12.5
nal operations are performed as follows.              � s at f(XIN) = 8.0 MHz) after it is started, and the
1. After the start of A-D conversion, A-D conversion  result of the conversion is stored into the A-D con-
                                                      version register.
   register goes to "0016."                           Concurrently with the completion of A-D conversion,
2. The highest-order bit of A-D conversion register   A-D conversion interrupt request occurs, so that the
                                                      AD conversion interrupt request bit is set to "1."
   is set to "1," and the comparison voltage Vref is
   input to the comparator. Then, Vref is compared
   with analog input voltage VIN.
3. As a result of comparison, when Vref < VIN, the
   highest-order bit of A-D conversion register be
   comes "1." When Vref > VIN, the highest-order
   bit becomes "0."

Relative formula for a reference voltage VREF of A-D converter and Vref

                            When n = 0                Vref = 0

                            When n = 1 to 255         Vref = VREF ! (n � 0.5)
                                                                  256

                                        n : the value of A-D converter (decimal numeral)

Table 11. Change of A-D conversion register during A-D conversion
                                         Change of A-D conversion register Value of comparison voltage (Vref)

At start of conversion       000 00000                                            0
   First comparison          10000000
                            V1 1 0 0 0 0 0 0                      VREF  � VREF
Second comparison          V1 V2 1 0 0 0 0 0                        2       512
   Third comparison
                                                                  VREF  �  VREF   �  VREF
                                                                     2        4       512

                                                                  VREF  �  VREF   �  VREF  �  VREF
                                                                     2        4         8      512

After completion of eighth         A result of A-D conversion
          comparison        V 1 V 2 V 3 V4 V 5 V 6 V 7 V 8

V1: A result of the first comparison    V2: A result of the second comparison
V3: A result of the third comparison    V4: A result of the fourth comparison
V5: A result of the fifth comparison    V6: A result of the sixth comparison
V7: A result of the seventh comparison  V8: A result of the eighth comparison

                                        3802 GROUP USER'S MANUAL                              1-41
HARDWARE

FUNCTIONAL DESCRIPTION SUPPLEMENT

Figures 46 shows A-D conversion equivalent cir-
cuit, and Figure 47 shows A-D conversion timing
chart.

                          VCC VSS                                 VCC AVSS

               about 2 k                          VIN
      AN0
      AN1                                         Sampling  C
      AN2                                           clock
      AN3
      AN4                                                   Chopper amplifier
      AN5
      AN6                                                         A-D conversion register
      AN7

                      b2 b1 b0                                    A-D conversion interrupt request
            AD/DA control register

      VREF                                        Vref
      AVSS
                          Build-in                     Reference
                          D-A converter                clock

Fig. 46 A-D conversion equivalent circuit

   Write signal for AD/DA control register                        50 cycles
               AD conversion completion bit
                                  Sampling clock

Fig. 47 A-D conversion timing chart

1-42                                              3802 GROUP USER'S MANUAL
CHAPTER 2
APPLICATION

2.1 I/O port
2.2 Timer
2.3 Serial I/O
2.4 PWM
2.5 A-D converter
2.6 Processor mode
2.7 Reset
APPLICATION

2.1 I/O port

2.1 I/O port

2.1.1 Memory map of I/O port

     000016  Port P0 (P0)
     000116  Port P0 direction register (P0D)
     000216  Port P1 (P1)
     000316  Port P1 direction register (P1D)
     000416  Port P2 (P2)
     000516  Port P2 direction register (P2D)
     000616  Port P3 (P3)
     000716  Port P3 direction register (P3D)
     000816  Port P4 (P4)
     000916  Port P4 direction register (P4D)
     000A16  Port P5 (P5)
     000B16  Port P5 direction register (P5D)
     000C16  Port P6 (P6)
     000D16  Port P6 direction register (P6D)

Fig. 2.1.1 Memory map of I/O port related registers

2-2                            3802 GROUP USER'S MANUAL
                                                                                     APPLICATION

                                                                                                     2.1 I/O port

2.1.2 Related registers

Port Pi
b7 b6 b5 b4 b3 b2 b1 b0

                            Port Pi (Pi) (i = 0, 1, 2, 3, 4, 5, 6)
                                            [Address : 0016, 0216, 0416, 0616, 0816, 0A16, 0C16]

                            B           Name                      Function                        At reset R W
                                                                                                     ?
                            0 Port Pi0                     q In output mode                          ?
                            1 Port Pi1                                                               ?
                                                           Write  Port latch                         ?
                                                           Read                                      ?
                                                                                                     ?
                            2 Port Pi2                     q In input mode                           ?
                            3 Port Pi3                           Write : Port latch                  ?
                                                                 Read : Value of pins

                            4 Port Pi4

                            5 Port Pi5

                            6 Port Pi6

                            7 Port Pi7

Fig. 2.1.2 Structure of Port Pi (i = 0, 1, 2, 3, 4, 5, 6)

Port Pi direction register

b7 b6 b5 b4 b3 b2 b1 b0
                                       Port Pi direction register (PiD) (i = 0, 1, 2, 3, 4, 5, 6)
                                                                                [Address : 0116, 0316, 0516, 0716, 0916, 0B16, 0D16]

                            B           Name                             Function                 At reset R W
                                                                                                    0!
                            0 Port Pi direction register   0 : Port Pi0 input mode
                                                           1 : Port Pi0 output mode

                            1                              0 : Port Pi1 input mode                0!

                                                           1 : Port Pi1 output mode

                            2                              0 : Port Pi2 input mode                0!

                                                           1 : Port Pi2 output mode

                            3                              0 : Port Pi3 input mode                0!

                                                           1 : Port Pi3 output mode

                            4                              0 : Port Pi4 input mode                0!

                                                           1 : Port Pi4 output mode

                            5                              0 : Port Pi5 input mode                0!

                                                           1 : Port Pi5 output mode

                            6                              0 : Port Pi6 input mode                0!

                                                           1 : Port Pi6 output mode

                            7                              0 : Port Pi7 input mode                0!

                                                           1 : Port Pi7 output mode

Fig. 2.1.3 Structure of Port Pi direction register (i = 0, 1, 2, 3, 4, 5, 6)

                                        3802 GROUP USER'S MANUAL                                                                      2-3
APPLICATION

2.1 I/O port

2.1.3 Handling of unused pins

Table 2.1.1 Handling of unused pins (in single-chip mode)

     Name of Pins/Ports                                    Handling

P0, P1, P2, P3, P4, P5, P6     � Set to the input mode and connect to VCC or VSS  through a
                                 resistor of 1 k to 10 k .
VREF
AVSS                           � Set to the output mode and open at "L" or "H."
XOUT                           Connect to VSS(GND) or open.
                               Connect to VSS(GND).
                               Open (only when using external clock).

Table 2.1.2 Handling of unused pins (in memory expansion mode and microprocessor mode)

     Name of Pins/Ports                                    Handling

P30, P31                       Open
P4, P5, P6                     � Set to the input mode and connect to VCC or VSS through a

VREF                             resistor of 1 k to 10 k .
                               � Set to the output mode and open at "L" or "H."
____                          Connect to VSS(GND) or open.
                               Connect to VCC through a resistor of 1 k to 10 k .
ONW                            Open
                               Open
_________                      Open
                               Connect to VSS(GND).
RESETOUT                       Open (only when using external clock).

SYNC
AVSS
XOUT

2-4                            3802 GROUP USER'S MANUAL
                                                                  APPLICATION

                                                                                     2.2 Timer

2.2 Timer

2.2.1 Memory map of timer

002016                      Prescaler 12 (PRE12)
002116                      Timer 1 (T1)
002216                      Timer 2 (T2)
002316                      Timer XY mode register (TM)
002416                      Prescaler X (PREX)
002516                      Timer X (TX)
002616                      Prescaler Y (PREY)
002716                      Timer Y (TY)

003C16                      Interrupt request register 1 (IREQ1)
003D16                      Interrupt request register 2 (IREQ2)
003E16                      Interrupt control register 1 (ICON1)
003F16                      Interrupt control register 2 (ICON2)

Fig. 2.2.1 Memory map of timer related registers

                            3802 GROUP USER'S MANUAL              2-5
APPLICATION

2.2 Timer

2.2.2 Related registers

     Prescaler 12, Prescaler X, Prescaler Y
     b7 b6 b5 b4 b3 b2 b1 b0

                                              Prescaler 12 (PRE12), Prescaler X (PREX), Prescaler Y (PREY)
                                                           [Address : 2016, 2416, 2616]

                              B                              Function                                       At reset R W

                              0 q The count value of each prescaler is set.                                 1
                                 q The value set in this register is written to both the prescaler and

                              1    the prescaler latch at the same time.                                    1
                                 q When the prescaler is read out, the value (count value) of the

                              2  prescaler is read out.                                                     1

                              3                                                                             1

                              4                                                                             1

                              5                                                                             1

                              6                                                                             1

                              7                                                                             1

Fig. 2.2.2 Structure of Prescaler 12, Prescaler X, Prescaler Y

     Timer 1
     b7 b6 b5 b4 b3 b2 b1 b0

                              Timer 1 (T1) [Address : 2116]

                              B                              Function                                       At reset R W
                                                                                                              1
                              0 q The count value of the Timer 1 is set.
                                  q The value set in this register is written to both the Timer 1 and         0
                                                                                                              0
                              1     the Timer 1 latch at the same time.
                                 q When the Timer 1 is read out, the value (count value) of the

                                     Timer 1 is read out.
                              2

                              3                                                                             0

                              4                                                                             0

                              5                                                                             0

                              6                                                                             0

                              7                                                                             0

Fig. 2.2.3 Structure of Timer 1

2-6                              3802 GROUP USER'S MANUAL
                                                                                    APPLICATION

                                                                                                       2.2 Timer

Timer 2, Timer X, Timer Y

b7 b6 b5 b4 b3 b2 b1 b0
                                        Timer 2 (T2), Timer X (TX), Timer Y (TY)
                                                      [Address : 2216, 2516, 2716]

B                                                  Function                         At reset R W

0 q The count value of each timer is set.                                           1
   q The value set in this register is written to both the Timer and the

1    Timer latch at the same time.                                                  1
   q When the Timer is read out, the value (count value) of the Timer

2  is read out.                                                                     1

3                                                                                   1

4                                                                                   1

5                                                                                   1

6                                                                                   1

7                                                                                   1

Fig. 2.2.4 Structure of Timer 2, Timer X, Timer Y

   3802 GROUP USER'S MANUAL                                                                       2-7
APPLICATION

2.2 Timer

     Timer XY mode register
     b7 b6 b5 b4 b3 b2 b1 b0

                              Timer XY mode register (TM) [Address : 2316]

                              B       Name                                  Function                At reset R W
                                                                                                      0
                              0 Timer X operating mode bit  b1 b0
                                                                                                      0
                              1                             0 0 : Timer mode
                                                            0 1 : Pulse output mode
                                                            1 0 : Event counter mode
                                                            1 1 : Pulse width measurement mode

                              2 CNTR0 active edge switch bit It depends on the operating mode       0

                                                            of the Timer X (refer to Table 2.2.1).

                              3 Timer X count stop bit      0 : Count start                         0
                                                            1 : Count stop

                              4 Timer Y operating mode bit  b5 b4                                   0

                                                            0 0 : Timer mode

                                                            0 1 : Pulse output mode

                              5                             1 0 : Event counter mode                0

                                                            1 1 : Pulse width measurement mode

                              6 CNTR1 active edge switch bit It depends on the operating mode 0
                                                                           of the Timer Y (refer to Table 2.2.1).

                              7 Timer Y count stop bit      0 : Count start                         0

                                                            1 : Count stop

Fig. 2.2.5 Structure of Timer XY mode register

Table. 2.2.1 Function of CNTR0/CNTR1 edge switch bit

          Operating mode of               Function of CNTR0/CNTR1 edge switch bit (bits 2 and 6)
            Timer X/Timer Y               � Generation of CNTR0/CNTR1 interrupt request : Falling edge
                                 "0"
Timer mode
                                            (No effect on timer count)

                                          � Generation of CNTR0/CNTR1 interrupt request : Rising edge
                                 "1"

                                            (No effect on timer count)

Pulse output mode                         � Start of pulse output : From "H" level
                                 "0"

                                          � Generation of CNTR0/CNTR1 interrupt request : Falling edge

                                          � Start of pulse output : From "L" level
                                 "1"

                                          � Generation of CNTR0/CNTR1 interrupt request : Rising edge

Event counter mode                        � Timer X/Timer Y : Count of rising edge
                                 "0"

                                          � Generation of CNTR0/CNTR1 interrupt request : Falling edge

                                          � Timer X/Timer Y : Count of falling edge
                                 "1"

                                          � Generation of CNTR0/CNTR1 interrupt request : Rising edge

Pulse width measurement mode     "0"  � Timer X/Timer Y : Measurement of "H" level width

                                      � Generation of CNTR0/CNTR1 interrupt request : Falling edge

                                          � Timer X/Timer Y : Measurement of "L" level width
                                 "1"

                                          � Generation of CNTR0/CNTR1 interrupt request : Rising edge

2-8                                   3802 GROUP USER'S MANUAL
                                                                                         APPLICATION

                                                                                                            2.2 Timer

Interrupt request register 1
b7 b6 b5 b4 b3 b2 b1 b0

                              Interrupt request reigster 1 (IREQ1) [Address : 3C16]

                              B               Name                           Function             At reset R W
                                                               0 : No interrupt request
                              0 INT0 interrupt request bit     1 : Interrupt request              0  T

                              1 INT1 interrupt request bit     0 : No interrupt request           0  T
                                                               1 : Interrupt request

                              2 Serial I/O1 receive interrupt  0 : No interrupt request           0  T
                                  request bit                  1 : Interrupt request

                              3 Serial I/O1 transmit interrupt 0 : No interrupt request           0  T

                                 request bit                   1 : Interrupt request

                              4 Timer X interrupt request      0 : No interrupt request           0  T
                                   bit                         1 : Interrupt request

                              5 Timer Y interrupt request      0 : No interrupt request           0  T
                                   bit                         1 : Interrupt request
                                                                                                  0  T
                              6 Timer 1 interrupt request bit  0 : No interrupt request
                                                               1 : Interrupt request

                              7 Timer 2 interrupt request bit  0 : No interrupt request           0  T
                                                               1 : Interrupt request

                              T "0" is set by software, but not "1."

Fig. 2.2.6 Structure of Interrupt request register 1

Interrupt request register 2
b7 b6 b5 b4 b3 b2 b1 b0

                              Interrupt request reigster 2 (IREQ2) [Address : 3D16]

                              B       Name                            Function                    At reset R W

                              0 CNTR0 interrupt request bit    0 : No interrupt request           0  T
                              1 CNTR1 interrupt request bit    1 : Interrupt request
                                                                                                  0  T
                                                               0 : No interrupt request
                                                               1 : Interrupt request

                              2 Serial I/O2 interrupt request 0 : No interrupt request            0  T
                                                               1 : Interrupt request
                                 bit

                              3 INT2 interrupt request bit     0 : No interrupt request           0  T
                                                               1 : Interrupt request

                              4 INT3 interrupt request bit     0 : No interrupt request           0  T
                              5 INT4 interrupt request bit     1 : Interrupt request
                                                                                                  0  T
                                                               0 : No interrupt request
                                                               1 : Interrupt request

                              6 AD conversion interrupt        0 : No interrupt request           0  T
                                  request bit                  1 : Interrupt request

                              7 Nothing is allocated for this bit. This is a write disabled bit.  0  !
                                  When this bit is read out, the value is "0."

                              T "0" is set by software, but not "1."

Fig. 2.2.7 Structure of Interrupt request register 2

                                      3802 GROUP USER'S MANUAL                                                  2-9
APPLICATION

2.2 Timer

      Interrupt control register 1
      b7 b6 b5 b4 b3 b2 b1 b0

                                    Interrupt control register 1 (ICON1) [Address : 3E16]

                                    B  Name                                         Function              At reset R W
                                                                      0 : Interrupt disabled                0
                                    0 INT0 interrupt enable bit       1 : Interrupt enabled                 0
                                                                                                            0
                                    1 INT1 interrupt enable bit       0 : Interrupt disabled                0
                                                                      1 : Interrupt enabled                 0
                                                                                                            0
                                    2 Serial I/O1 receive interrupt   0 : Interrupt disabled                0
                                        enable bit                    1 : Interrupt enabled                 0
                                                                      0 : Interrupt disabled
                                    3 Serial I/O1 transmit interrupt  1 : Interrupt enabled
                                        enable bit
                                                                      0 : Interrupt disabled
                                    4 Timer X interrupt enable bit    1 : Interrupt enabled

                                    5 Timer Y interrupt enable bit    0 : Interrupt disabled
                                                                      1 : Interrupt enabled
                                    6 Timer 1 interrupt enable bit
                                                                      0 : Interrupt disabled
                                    7 Timer 2 interrupt enable bit    1 : Interrupt enabled
                                                                      0 : Interrupt disabled
                                                                      1 : Interrupt enabled

Fig. 2.2.8 Structure of Interrupt control register 1

      Interrupt control register 2

      b7 b6 b5 b4 b3 b2 b1 b0

      0
                                             Interrupt control reigster 2 (ICON2) [Address : 3F16]

                                    B  Name                           Function                            At reset R W
                                                                                                            0
                                    0 CNTR0 interrupt enable bit      0 : Interrupt disabled                0
                                                                      1 : Interrupt enabled                 0
                                                                                                            0
                                    1 CNTR1 interrupt enable bit      0 : Interrupt disabled                0
                                                                      1 : Interrupt enabled                 0
                                                                                                            0
                                    2 Serial I/O2 interrupt enable bit 0 : Interrupt disabled               0
                                                                                   1 : Interrupt enabled

                                    3 INT2 interrupt enable bit       0 : Interrupt disabled
                                                                      1 : Interrupt enabled

                                    4 INT3 interrupt enable bit       0 : Interrupt disabled
                                                                      1 : Interrupt enabled

                                    5 INT4 interrupt enable bit       0 : Interrupt disabled
                                    6 AD conversion interrupt         1 : Interrupt enabled

                                        enable bit                    0 : Interrupt disabled
                                                                      1 : Interrupt enabled

                                    7 Fix this bit to "0."

Fig. 2.2.9 Structure of Interrupt control register 2

2-10                                   3802 GROUP USER'S MANUAL
                                                                          APPLICATION

                                                                                             2.2 Timer

2.2.3 Timer application examples
(1) Basic functions and uses

[Function 1] Control of Event interval (Timer X, Timer Y, Timer 1, Timer 2)
          The Timer count stop bit is set to "0" after setting a count value to a timer. Then a timer interrupt
          request occurs after a certain period.

[Use] � Generation of an output signal timing
          � Generation of a waiting time

[Function 2] Control of Cyclic operation (Timer X, Timer Y, Timer 1, Timer 2)
          The value of a timer latch is automatically written to a corresponding timer every time a timer
          underflows, and each cyclic timer interrupt request occurs.

[Use] � Generation of cyclic interrupts                  Application example 1
          � Clock function (measurement of 250m second)
          � Control of a main routine cycle

[Function 3] Output of Rectangular waveform (Timer X, Timer Y)
          The output level of the CNTR pin is inverted every time a timer underflows (Pulse output mode).

[Use] � A piezoelectric buzzer output Application example 2
          � Generation of the remote-control carrier waveforms

[Function 4] Count of External pulse (Timer X, Timer Y)
          External pulses input to the CNTR pin are selected as a timer count source (Event counter
          mode).

[Use]  � Measurement of frequency Application example 3
       � Division of external pulses.
       � Generation of interrupts in a cycle based on an external pulse.

         (count of a reel pulse)

[Function 5] Measurement of External pulse width (Timer X, Timer Y)
          The "H" or "L" level width of external pulses input to CNTR pin is measured (Pulse width
          measurement mode).

[Use] � Measurement of external pulse frequency (Measurement of pulse width of FG pulseV gener-
             ated by motor) Application example 4

          � Measurement of external pulse duty (when the frequency is fixed)

        VFG pulse : Pulse used for detecting the motor speed to control the motor speed.

                                  3802 GROUP USER'S MANUAL                      2-11
APPLICATION

2.2 Timer

   (2) Timer application example 1 : Clock function (measurement of 250 ms)
        Outline : The input clock is divided by a timer so that the clock counts up every 250 ms.
        Specifications : � The clock f(XIN) = 4.19 MHz (222 Hz) is divided by a timer.
                                  � The clock is counted at intervals of 250 ms by the Timer X interrupt.

        Figure 2.2.10 shows a connection of timers and a setting of division ratios, Figures 2.2.11 show a
        setting of related registers, and Figure 2.2.12 shows a control procedure.

                Fixed  Prescaler X  Timer X  Timer X interrupt request bit
                1/16     1/256                               The clock is divided by 4 by software.

      f(XIN) =                      1/256    0 or 1  1/4
      4.19 MHz                               250 ms                 1 second

                                                                                                         0 : No interrupt request
                                                                                                         1 : Interrupt request

Fig. 2.2.10 Connection of timers and setting of division ratios [Clock function]

2-12                   3802 GROUP USER'S MANUAL
                                                                                                                  APPLICATION

                                                                                                                                     2.2 Timer

       Timer XY mode register (Address : 2316)

       b7                      b0

TM            1 00

                                     Timer X operating mode bits : Timer mode

                                     Timer X count stop bit : Count stop
                                     Set to "0" at starting to count.

       Prescaler X (Address : 2416)
       b7                      b0

PREX       255

       Timer X (Address:2516)        Set "division ratio � 1"

       b7                      b0

TX         255

       Interrupt control register 1 (Address : 3E16)

       b7                      b0

ICON1      1

                                     Timer X interrupt enable bit : Interrupt enabled

       Interrupt request register 1 (Address : 3C16)

       b7                      b0

IREQ1      0

                                                                                   Timer X interrupt request bit
                                                                                   (becomes "1" every 250 ms)

Fig. 2.2.11 Setting of related registers [Clock function]

                3802 GROUP USER'S MANUAL                                                                          2-13
APPLICATION

2.2 Timer

        Control procedure :
         Figure 2.2.12 shows a control procedure.

                           RESET                                      q X : This bit is not used in this application.
                                                                             Set it to "0" or "1." It's value can be disregarded.
      Initialization
      SEI                                                                  q All interrupts : Disabled

      .... .... .... ....TM (Address : 2316)XXXX1X002                      q Timer X : Timer mode
                                                                           q Timer X interrupt : Enabled
      ICON1 (Address : 3E16), bit4 1
                                                                           q Set "division ratio � 1" to the Prescaler X
      PREX (Address : 2416)               256 � 1                            and Timer X.
      TX (Address : 2516)                 256 � 1
                                                                           q Timer X count : Operating
      TM (Address : 2316), bit3 0
                                                                           q Interrupts : Enabled
      CLI
                                                                           q When restarting the clock from zero
      Main processing                                                       second after completing to set the
                                                                            clock, re-set timers.
      ....                                                                    Note 1: This processing is performed only
                                                                                         at completing to set the clock.
      [Processing for completion of setting clock]
                                                         (Note 1)

      PREX (Address : 2416)               256 � 1
      TX (Address : 2516)                 256 � 1
      IREQ1 (Address : 3C16), bit4        0

                           Timer X interrupt processing routine         Note 2: When using the Index X mode flag (T).
                                                                        Note 3: When using the Decimal mode flag (D).
                                          CLT (Note 2)                q Push the register used in the interrupt
                                          CLD (Note 3)                  processing routine into the stack.
                                    Push register to stack
                                                                      q Check if the clock has already been set.
                           Clock stop?                             Y
                                                                      q Count up the clock.
                                                  N
                           Clock count up (1/4 second-year)

                           Pop registers                              q Pop registers which is pushed to stack

                                      RTI
Fig. 2.2.12 Control procedure [Clock function]

2-14                                                             3802 GROUP USER'S MANUAL
                                                              APPLICATION

                                                                                                                2.2 Timer

(3) Timer application example 2 : Piezoelectric buzzer output
     Outline : The rectangular waveform output function of a timer is applied for a piezoelectric buzzer
                    output.
    Specifications : � The rectangular waveform resulting from dividing clock f(XIN) = 4.19 MHz into about
                                2 kHz (2048 Hz) is output from the P54/CNTR0 pin.
                              � The level of the P54/CNTR0 pin fixes to "H" while a piezoelectric buzzer output is
                                stopped.

     Figure 2.2.13 shows an example of a peripheral circuit, and Figure 2.2.14 shows a connection of the
     timer and setting of the division ratio.

CNTR0 output                     The "H" level is output while a piezoelectric buzzer output is stopped.
                                                                                   3802 group

                                                          P54/CNTR0

                                                                                                          PiPiPi....

              244 � s 244 � s

                                 Set a division ratio so that the underflow output cycle of the Timer X becomes this value.

Fig. 2.2.13 Example of a peripheral circuit

              f(XIN) = 4.19 MHz  Fixed       Prescaler X  Timer X  Fixed  CNTR0
                                 1/16             1        1/64    1/2

Fig. 2.2.14 Connection of the timer and setting of the division ratio [Piezoelectric buzzer output]

                                        3802 GROUP USER'S MANUAL                                          2-15
APPLICATION

2.2 Timer

            Timer XY mode register (Address : 2316)

                     b7                    b0

      TM                     1 00 1

            Timer X (Address : 2516)                     Timer X operating mode bits : Pulse output mode
                     b7                    b0            CNTR0 active edge switch bit : Output from the "H" level
                                                         Timer X count stop bit : Count Stop
      TX                  63                             Set to "0" at starting to count.

            Prescaler X (Address : 2416)                 Set "division ratio � 1"

                     b7                    b0

      PREX                0

Fig. 2.2.15 Setting of related registers [Piezoelectric buzzer output]

      Control procedure :
       Figure 2.2.16 shows a control procedure.

                          RESET

          Initialization                                 qX : This bit is not used in this application.
                                                                Set it to "0" or "1." It's value can be disregarded.
          .... ....P5 (Address : 0A16), bit4 1
          P5D (Address : 0B16) XXX1XXXX2                 q Timer X interrupts : Disabled
                                                         q The CNTR0 output is stopped at this point (stop
          ICON1(Address : 3E16), bit4 0
          TM (Address : 2316) XXXX10012                    outputting a piezoelectric buzzer).
                                                         q Set "division ratio � 1" to the Prescaler X and
          TX (Address : 2516)                    64 � 1
          PREX (Address : 2416)                  1�1       Timer X.

          ....

                          Main processing

      Output unit        A piezoelectric buzzer                q The piezoelectric buzzer request occured in the
                         is requested?                   Y main processing is processed in the output unit.

                                    N            1       TM (Address : 2316), bit3  0
                                                 64 �1
            TM (Address : 2316), bit3
            TX (Address : 2516)

During stopping outputting a piezoelectric buzzer        During outputting a piezoelectric buzzer

Fig. 2.2.16 Control procedure [Piezoelectric buzzer output]

2-16                                             3802 GROUP USER'S MANUAL
                                                              APPLICATION

                                                                                                                2.2 Timer

(4) Timer application example 3 : Measurement of frequency
    Outline : The following two values are compared for judging if the frequency is within a certain range.
                   � A value counted a pulse which is input to P55/CNTR1 pin by a timer.
                   � A referance value
     Specifications : � The pulse is input to the P55/CNTR1 pin and counted by the Timer Y.
                              � A count value is read out at the interval of about 2 ms (Timer 1 interrupt interval
                                 : 244 � s ! 8). When the count value is 28 to 40, it is regarded the input pulse
                                 as a valid.
                              � Because the timer is a down-counter, the count value is compared with 227 to 215 V.
                                  V227 to 215 = 255 (initialized value of counter) � 28 to 40 (the number of valid
                                    value).

     Figure 2.2.17 shows a method for judging if input pulse exists, and Figure 2.2.18 shows a setting of
     related registers.

Input pulse  ����                        ����                    ����

             71.4 � s or more  71.4 � s                 50 � s           50 � s or less
             (14 kHz or less)  (14 kHz)                (20 kHz)        (20 kHz or more)

              Invalid                    Valid                            Invalid

               2 ms = 28 counts                           2 ms = 40 counts
             71.4 � s                                    50 � s

Fig 2.2.17 A method for judging if input pulse exists

                               3802 GROUP USER'S MANUAL                                  2-17
APPLICATION

2.2 Timer

             Timer XY mode register (Address : 2316)

             b7           b0

      TM     11 1 0

                                            Timer Y operating mode bit : Event counter mode

                                            CNTR1 active edge switch bit : Count at falling edge

                                            Timer Y count stop bit : Count stop
                                            Set to "0" at starting to count.

             Prescaler 12 (Address : 2016)

             b7           b0

      PRE12          63

             Timer 1 (Address : 2116)

             b7           b0

      T1             7                      Set "division ratio � 1"

             Prescaler Y (Address : 2616)

             b7           b0

      PREY           0

             Timer Y (Address : 2716)

             b7           b0                Set "255" to this register immediately before
                                            counting pulse.
      TY             255                    (After a certain time, this value is decreased by
                                            the number of input pulses)

             Interrupt control register 1 (Address : 3E16)

             b7           b0

      ICON1      10

                                            Timer Y interrupt enable bit : Interrupt disabled
                                            Timer 1 interrupt enable bit : Interrupt enabled

             Interrupt request register 1 (Address : 3C16)

             b7           b0

      IREQ1      0

                                            Judgment of Timer Y interrupt request bit
                                            (When this bit is set to "1" at reading out
                                            the count value of the Timer Y (address : 2716),
                                            256 pulses or more are input (at setting 255 to
                                            the Timer Y).)

Fig. 2.2.18 Setting of related registers [Measurement of frequency]

2-18                      3802 GROUP USER'S MANUAL
                                                                          APPLICATION

                                                                                             2.2 Timer

Control procedure :
Figure 2.2.19 shows a control procedure.

                RESET                                      qX : This bit is not used in this application.
                                                                  Set it to "0" or "1." It's value can be disregarded.
Initialization
SEI                                                           q All interrupts : Disabled
....
                                                              q Timer Y : Event counter mode
TM (Address : 2316)            1110XXXX2                         (Count at falling edge of pulse input from CNTR1 pin)

PRE12(Address : 2016)          64�1                           q Set the division ratio so that the Timer 1 interrupt
                                                                 occurs every 2 ms.
T1 (Address : 2116)            8�1
                                                              q Timer 1 interrupt : Enabled
PREY (Address : 2616)          1�1                            q Timer Y count : Start
                                                              q Interrupts : Enabled
TY (Address : 2716)            256�1
                                                                 Note 1: When using the Index X mode flag (T).
ICON1 (Address : 3E16), bit6 1                                   Note 2: When using the Decimal mode flag (D).
.... ....                                                     q Push the register used in the interrupt
TM (Address : 2316), bit7 0                                      processing routine into the stack.

CLI                                                           q When the count value is 256 or more, the
                                                                 processing is performed as out of range.
         ~~
                                                              q Read the count value.
    Timer 1 interrupt processing routine                      q Store the count value in the accumulator (A).

                CLT (Note 1)
                CLD (Note 2)
                Push register to stack

1
          IREQ1 (Address : 3C16), bit5?

                0

           (A)  TY (Address : 2716)

                214 < (A) < 228?                 In range             q Compare the count value read with the
                                                                        reference value.
                              Out of range
                  Fpulse 0                                            q Store the comparison result in flag Fpulse.

                                                           Fpulse 1

TY (Address : 2716)                     256 � 1            q Initialize the count value.
IREQ1 (Address : 3C16), bit5            0                  q Set the Timer Y interrupt request bit to "0."

           Processing for a result of judgment

                Pop registers                              q Pop registers which is pushed to stack.
                      RTI

Fig. 2.2.19 Control procedure [Measurement of frequency]

                                                3802 GROUP USER'S MANUAL                                                2-19
APPLICATION

2.2 Timer

    (5) Timer application example 4 : Measurement of pulse width of FG pulse generated by motor
         Outline : The "H" level width of a pulse input to the P54/CNTR0 pin is counted by Timer X. An
                       underflow is detected by Timer X interrupt and an end of the input pulse "H" level is
                       detected by CNTR0 interrupt.
         Specifications : � The "H" level width of a FG pulse input to the P54/CNTR0 pin is counted by Timer
                                     X. (Example : When the clock frequency is 4.19 MHz, the count source would be
                                                          3.8 � s that is obtained by dividing the clock frequency by 16.
                                                          Measurement can be made up to 250 ms in the range of FFFF16
                                                          to 000016.)
         Figure 2.2.20 shows a connection of the timer and a setting of the division ration, and Figure 2.2.21
         shows a setting of related registers.

      f(XIN) = 4.19 MHz  Fixed  Prescaler X  Timer X      Timer X interrupt request bit
                         1/16     1/256      1/256              0 or 1
                                                                250 ms

                                                          0 : No interrupt request
                                                          1 : Interrupt request

Fig. 2.2.20 Connection of the timer and setting of the division ratio [Measurement of pulse width]

2-20                            3802 GROUP USER'S MANUAL
                                                                       APPLICATION

                                                                                          2.2 Timer

       Timer XY mode register (Address : 2316)

       b7       b0

TM            10 11

                                     Timer X operating mode bits : Pulse width
                                     measurement mode

                                     CNTR0 active edge switch bit : Count "H" level width
                                     Timer X count stop bit : Count stop
                                     Set to "0" at starting to count.

       Prescaler X (Address : 2416)

       b7       b0

PREX       255

       Timer X (Address : 2516)      Set "division ratio � 1"

       b7       b0

TX         255

       Interrupt control register 1 (Address : 3E16)

       b7       b0

ICON1      1

                                     Timer X interrupt enable bit : Interrupt enabled

       Interrupt request register (Address : 3C16)

       b7       b0

IREQ1      0

                                     Timer X interrupt request bit
                                     (This bit is set to "1" at underflow of Timer X.)

       Interrupt control register 2 (Address : 3F16)

       b7       b0

ICON2           1

                                     CNTR0 interrupt enable bit : Interrupt enabled

       Interrupt request register 2 (Address : 3D16)

       b7       b0

IREQ2           0

                                     CNTR0 interrupt request bit
                                     (This bit is set to "1" at completion of inputting
                                     "H" level signal.)

Fig. 2.2.21 Setting of related registers [Measurement of pulse width]

                3802 GROUP USER'S MANUAL                                                   2-21
APPLICATION

2.2 Timer

Figure 2.2.22 shows a control procedure.

                      RESET                                q X : This bit is not used in this application.
                                                                  Set it to "0" or "1." It's value can be disregarded.
      Initialization
      SEI                                                       q All interrupts : Disabled

      ....                                                      q Timer X : Pulse width measurement mode
                                                                  (Count "H" level width of pulse input from CNTR0 pin.)
      TM (Address : 2316)                XXXX10112
                                                                q Set the division ratio so that the Timer X interrupt occurs
      PREX (Address : 2416)              256�1                    every 250 ms.
      TX (Address : 2516)                256�1
      ICON1 (Address : 3E16), bit4       1                      q Timer X interrupt : Enabled
      IREQ1 (Address : 3C16), bit4       0                      q CNTR0 interrupt : Enabled
      ICON2 (Address : 3F16), bit0       1
      IREQ2 (Address : 3D16), bit0       0                      q Timer X count : Operating
      .... ....                                                 q Interrupts : Enabled
      TM (Address : 2316), bit3 0

      CLI

               ~~

      Timer X interrupt processing routine                 q Error occurs
                  Processing for error
                           RTI

      CNTR0 interrupt processing routine                     Note 1:When using the Index X mode flag (T).
                                                             Note 2: When using the Decimal mode flag (D).
                CLT (Note 1)                               q Push the register used in the interrupt
                CLD (Note 2)                                 processing routine into the stack.
                Push register to stack
                                                           q A count value is read out and stored to RAM.
      (A)                                PREX
      Result of pulse width measurement  Inversion of (A)  q Set the division ratio so that the Timer X
      low�order 8-bit                    TX                  interrupt occurs every 250 ms.
      (A)
      Result of pulse width measurement  Inversion of (A)
      high�order 8-bit                   256 � 1
      PREX (Address : 2416)              256� 1
      TX (Address : 2516)

                      Pop registers                        q Pop registers which is pushed to stack.

                      RTI

Fig. 2.2.22 Control procedure [Measurement of pulse width]

2-22                                        3802 GROUP USER'S MANUAL
                                                           APPLICATION

                                                                         2.3 Serial I/O

2.3 Serial I/O

2.3.1 Memory map of serial I/O

001816  Transmit/Receive buffer register (TB/RB )
001916  Serial I/O1 status register (SIO 1STS)
001A16  Serial I/O1 cont rol register (SIO 1CON)
001B16  UART cont rol register (UA RT CON)
001C16  Baud rate generator (BR G )
001D16  Serial I/O2 cont rol register (SIO2CO N)

001F16 Serial I/O2 register (SIO2 )

003A16 Interrupt edge select ion register (INT EDGE)

003C16  Interrupt request register 1 (IREQ 1)
003D16  Interrupt request register 2 (IREQ 2)
003E16  Interrupt cont rol register 1 (ICON1)
003F16  Interrupt cont rol register 2 (ICON2)

Fig. 2.3.1 Memory map of serial I/O related registers

                                 3802 GROUP USER'S MANUAL  2-23
APPLICATION

2.3 Serial I/O

2.3.2 Related registers

      Transmit/Receive buffer register
      b7 b6 b5 b4 b3 b2 b1 b0

                                   Transmit/Receive buffer register (TB/RB) [Address : 1816]

                                   B                                 Function                               At reset R W
                                                                                                              ?
                                   0 A transmission data is written to or a receive data is read out
                                      from this buffer register.                                              ?
                                                                                                              ?
                                   1  � At writing : a data is written to the Transmit buffer register.
                                      � At reading : a content of the Receive buffer register is read out.

                                   2

                                   3                                                                        ?

                                   4                                                                        ?

                                   5                                                                        ?

                                   6                                                                        ?

                                   7                                                                        ?

                                   Note: A content of the transmit buffer register cannot be read out.
                                           A data cannot be written to the receive buffer register.

Fig. 2.3.2 Structure of Transmit/Receive buffer register

      Serial I/O1 status register
      b7 b6 b5 b4 b3 b2 b1 b0

                                   Serial I/O1 status register (SIO1STS) [Address : 1916]

                                   B    Name                                       Function                 At reset R W
                                                                     0 : Buffer full
                                   0 Transmit buffer empty flag      1 : Buffer empty                       0  !
                                        (TBE)
                                                                     0 : Buffer empty
                                   1 Receive buffer full flag (RBF)  1 : Buffer full                        0  !
                                                                     0 : Transmit shift in progress
                                   2  Transmit shift register shift  1 : Transmit shift completed           0  !
                                      completion flag (TSC)
                                                                     0 : No error
                                   3 Overrun error flag (OE)         1 : Overrun error                      0  !
                                                                     0 : No error
                                   4 Parity error flag (PE)          1 : Parity error                       0  !

                                   5 Framing error flag (FE)         0 : No error                           0  !
                                                                     1 : Framing error
                                   6 Summing error flag (SE)         0 : (OE) (PE) (FE) = 0                 0  !
                                                                     1 : (OE) (PE) (FE) = 1

                                   7 Nothing is allocated for this bit. It is a write disabled bit.         1  !
                                       When this bit is read out, the value is "0."

Fig. 2.3.3 Structure of Serial I/O1 status register

2-24                                    3802 GROUP USER'S MANUAL
                                                                                                              APPLICATION

                                                                                                                            2.3 Serial I/O

Serial I/O1 control register
b7 b6 b5 b4 b3 b2 b1 b0

                              Serial I/O1 control register (SIO1CON) [Address : 1A16]

                              B          Name                                Function                         At reset R W
                                                               0 : f(XIN)                                       0
                              0  BRG count source selection    1 : f(XIN)/4
                                 bit (CSS)

                              1 Serial I/O1 synchronous clock At selecting clock synchronous serial I/O 0
                                 selection bit (SCS)           0 : BRG output divided by 4

                                                               1 : External clock input

                                                               At selecting UART

                                                               0 : BRG output divided by 16

                                                               1 : External clock input divided by 16

                              2 SRDY1 output enable bit        0 : I/O port (P47)                             0

                                 (SRDY)                        1 : SRDY1 output pin

                              3 Transmit interrupt             0 : Transmit buffer empty                      0
                                  source selection bit (TIC)
                                                               1 : Transmit shift operating completion

                              4 Transmit enable bit (TE)       0 : Transmit disabled                          0

                                                               1 : Transmit enabled

                              5 Receive enable bit (RE)        0 : Receive disabled                           0

                                                               1 : Receive enabled

                              6 Serial I/O1 mode               0 : UART                                       0
                                  selection bit (SIOM)         1 : Clock synchronous serial I/O

                              7 Serial I/O1 enable bit (SIOE)  0 : Serial I/O1 disabled                       0
                                                                  (P44�P47 : I/O port)

                                                               1 : Serial I/O1 enabled

                                                               (P44�P47 : Serial I/O function pin)

Fig. 2.3.4 Structure of Serial I/O1 control register

UART control register
b7 b6 b5 b4 b3 b2 b1 b0

                              UART control register (UARTCON) [Address : 1B16]

                              B          Name                                                       Function  At reset R W
                                                                                                                0
                              0  Character length              0 : 8 bits
                                 selection bit (CHAS)          1 : 7 bits                                       0
                                                                                                                0
                              1 Parity enable bit              0 : Parity checking disabled
                                  (PARE)                       1 : Parity checking enabled                      0
                                                                                                                0
                              2 Parity selection bit           0 : Even parity
                                  (PARS)                       1 : Odd parity                                   1
                                                                                                                1
                              3 Stop bit length                0 : 1 stop bit                                   1
                                  selection bit (STPS)         1 : 2 stop bits

                              4 P45/TxD P-channel              In output mode
                                  output disable bit (POFF)    0 : CMOS output

                                                                             1 : N-channel open-drain output

                              5 Nothing is allocated for these bits. These are write disabled
                              6 bits. When these bits are read out, the values are "1."

                              7

Fig. 2.3.5 Structure of UART control register                                                                               2-25

                                                                          3802 GROUP USER'S MANUAL
APPLICATION

2.3 Serial I/O

      Baud rate generator
       b7 b6 b5 b4 b3 b2 b1 b0

                                    Baud rate generator (BRG) [Address : 1C16]

                                    B                             Function                               At reset R W
                                                                                                            ?
                                    0 A count value of Baud rate generator is set.                          ?
                                                                                                            ?
                                    1                                                                       ?
                                                                                                            ?
                                    2                                                                       ?
                                                                                                            ?
                                    3                                                                       ?

                                    4

                                    5

                                    6

                                    7

Fig. 2.3.6 Structure of Baud rate generator

      Serial I/O2 control register
      b7 b6 b5 b4 b3 b2 b1 b0

                                    Serial I/O2 control register (SIO2CON) [Address : 1D16]

                                    B  Name                                           Function           At reset R W
                                                                                                            0
                                    0 Internal synchronous clock        b2 b1 b0
                                        selection bits                                                      0
                                                                        0 0 0 : f(XIN)/8
                                    1                                   0 0 1 : f(XIN)/16                   0
                                                                        0 1 0 : f(XIN)/32                   0
                                    2                                   0 1 1 : f(XIN)/64                   0
                                                                        1 1 0 : f(XIN)/128                  0
                                                                        1 1 1 : f(XIN)/256                  0
                                                                                                            0
                                    3 Serial I/O2 port selection bit    0 : I/O port (P51, P52)

                                    4 SRDY2 output enable bit           1 : SOUT2, SCLK2 output pin
                                                                        0 : I/O port (P53)
                                    5 Transfer direction selection bit
                                                                        1 : SRDY2 output pin
                                    6 Serial I/O2 synchronous clock     0 : LSB first
                                        selection bit
                                                                        1 : MSB first
                                    7 P51/SOUT2 P-channel               0 : External clock
                                        output disable bit
                                                                        1 : Internal clock

                                                                        In output mode
                                                                        0 : CMOS output
                                                                        1 : N-channel open-drain output

Fig. 2.3.7 Structure of Serial I/O2 control register

2-26                                   3802 GROUP USER'S MANUAL
                                                                                        APPLICATION

                                                                                                      2.3 Serial I/O

Serial I/O2 register
b7 b6 b5 b4 b3 b2 b1 b0

                         Serial I/O2 register (SIO2) [Address : 1F16]

                         B                       Function                                 At reset R W
                                                                                            ?
                         0 A shift register for serial transmission and reception.          ?
                             q At transmitting : Set a transmission data.                   ?
                                                                                            ?
                         1 q At receiving : Store a reception data.                         ?
                                                                                            ?
                         2                                                                  ?
                                                                                            ?
                         3

                         4

                         5

                         6

                         7

Fig. 2.3.8 Structure of Serial I/O2 register

Interrupt edge selection register
b7 b6 b5 b4 b3 b2 b1 b0

                         Interrupt edge selection register (INTEDGE) [Address : 3A16]

                         B         Name                                  Function         At reset R W
                                                                                            0
                         0 INT0 interrupt edge             0 : Falling edge active
                             selection bit                 1 : Rising edge active           0
                                                                                            0
                         1 INT1 interrupt edge             0 : Falling edge active
                             selection bit                 1 : Rising edge active           0
                                                                                            0
                         2 Nothing is allocated for this bit. This is a write
                             disabled bit.When this bit is read out, the value is "0."      0
                                                                                            0
                         3  INT2 interrupt edge            0 : Falling edge active          0
                            selection bit                  1 : Rising edge active

                         4 INT3 interrupt edge             0 : Falling edge active
                             selection bit                 1 : Rising edge active

                         5 INT4 interrupt edge             0 : Falling edge active
                             selection bit                 1 : Rising edge active

                         6 Nothing is allocated for these bits. These are write disabled
                         7 bits. When these bits are read out, the values are "0."

Fig. 2.3.9 Structure of Interrupt edge selection register

                                   3802 GROUP USER'S MANUAL                                             2-27
APPLICATION

2.3 Serial I/O

      Interrupt request register 1
      b7 b6 b5 b4 b3 b2 b1 b0

                                    Interrupt request reigster 1 (IREQ1) [Address : 3C16]

                                    B  Name                                         Function              At reset R W
                                                                      0 : No interrupt request
                                    0 INT0 interrupt request bit      1 : Interrupt request               0  T

                                    1 INT1 interrupt request bit      0 : No interrupt request            0  T
                                                                      1 : Interrupt request
                                    2 Serial I/O1 receive interrupt                                       0  T
                                        request bit                   0 : No interrupt request
                                                                      1 : Interrupt request               0  T
                                    3 Serial I/O1 transmit interrupt
                                        request bit                   0 : No interrupt request            0  T
                                                                      1 : Interrupt request
                                    4 Timer X interrupt request bit   0 : No interrupt request            0  T
                                         bit                          1 : Interrupt request

                                    5 Timer Y interrupt request bit   0 : No interrupt request
                                                                      1 : Interrupt request
                                    6 Timer 1 interrupt request bit                                       0  T
                                                                      0 : No interrupt request
                                    7 Timer 2 interrupt request bit   1 : Interrupt request               0  T
                                                                      0 : No interrupt request
                                                                      1 : Interrupt request

                                    T "0" is set by software, but not "1."

Fig. 2.3.10 Structure of Interrupt request register 1

      Interrupt request register 2
      b7 b6 b5 b4 b3 b2 b1 b0

                                    Interrupt request reigster 2 (IREQ2) [Address : 3D16]

                                    B  Name                                 Function                      At reset R W

                                    0 CNTR0 interrupt request bit     0 : No interrupt request            0  T
                                                                      1 : Interrupt request

                                    1 CNTR1 interrupt request bit     0 : No interrupt request            0  T
                                                                      1 : Interrupt request

                                    2 Serial I/O2 interrupt request bit 0 : No interrupt request          0  T
                                                                                   1 : Interrupt request

                                    3 INT2 interrupt request bit      0 : No interrupt request            0  T
                                                                      1 : Interrupt request

                                    4 INT3 interrupt request bit      0 : No interrupt request            0  T
                                                                      1 : Interrupt request

                                    5 INT4 interrupt request bit      0 : No interrupt request            0  T
                                                                      1 : Interrupt request

                                    6 AD conversion interrupt         0 : No interrupt request            0  T
                                        request bit                   1 :Interrupt request

                                    7 Nothing is allocated for this bit. This is a write disabled bit.    0  !
                                        When this bit is read out, the value is "0."

                                    T "0" is set by software, but not "1."

Fig. 2.3.11 Structure of Interrupt request register 2

2-28                                   3802 GROUP USER'S MANUAL
                                                                                                    APPLICATION

                                                                                                                  2.3 Serial I/O

Interrupt control register 1
b7 b6 b5 b4 b3 b2 b1 b0

                              Interrupt control register 1 (ICON1) [Address : 3E16]

                              B  Name                                         Function              At reset R W
                                                                                                      0
                              0 INT0 interrupt enable bit       0 : Interrupt disabled                0
                                                                1 : Interrupt enabled                 0
                              1 INT1 interrupt enable bit       0 : Interrupt disabled                0
                                                                1 : Interrupt enabled                 0
                              2 Serial I/O1 receive interrupt                                         0
                                  enable bit                    0 : Interrupt disabled                0
                                                                1 : Interrupt enabled                 0
                              3 Serial I/O1 transmit interrupt
                                  enable bit                    0 : Interrupt disabled
                                                                1 : Interrupt enabled
                              4 Timer X interrupt enable bit    0 : Interrupt disabled
                                                                1 : Interrupt enabled
                              5 Timer Y interrupt enable bit
                                                                0 : Interrupt disabled
                              6 Timer 1 interrupt enable bit    1 : Interrupt enabled

                              7 Timer 2 interrupt enable bit    0 : Interrupt disabled
                                                                1 : Interrupt enabled
                                                                0 : Interrupt disabled
                                                                1 : Interrupt enabled

Fig. 2.3.12 Structure of Interrupt control register 1

Interrupt control register 2
b7 b6 b5 b4 b3 b2 b1 b0

0
                                       Interrupt control reigster 2 (ICON2) [Address : 3F16]

                              B  Name                                         Function              At reset R W
                                                                                                      0
                              0 CNTR0 interrupt enable bit      0 : Interrupt disabled                0
                                                                1 : Interrupt enabled                 0
                                                                                                      0
                              1 CNTR1 interrupt enable bit      0 : Interrupt disabled                0
                                                                1 : Interrupt enabled                 0
                                                                                                      0
                              2 Serial I/O2 interrupt enable bit 0 : Interrupt disabled               0
                                                                             1 : Interrupt enabled

                              3 INT2 interrupt enable bit       0 : Interrupt disabled
                              4 INT3 interrupt enable bit       1 : Interrupt enabled
                              5 INT4 interrupt enable bit
                                                                0 : Interrupt disabled
                                                                1 : Interrupt enabled

                                                                0 : Interrupt disabled
                                                                1 : Interrupt enabled

                              6 AD conversion interrupt         0 : Interrupt disabled
                                  enable bit                    1 : Interrupt enabled

                              7 Fix this bit to "0."

Fig. 2.3.13 Structure of Interrupt control register 2

                                 3802 GROUP USER'S MANUAL                                                         2-29
APPLICATION

2.3 Serial I/O

2.3.3 Serial I/O connection examples
   (1) Control of peripheral IC equipped with CS pin
        There are connection examples using a clock synchronous serial I/O mode.
        Figure 2.3.14 shows connection examples of a peripheral IC equipped with the CS pin.

      (1) Only transmission                    (2) Transmission and reception
           (using the RXD pin as an I/O port)

      Port  CS                                        Port                                     CS
                                                      SCLK                                     CLK
      SCLK  CLK                                       TXD                                      IN
      TXD   DATA                                      RXD                                      OUT
                                                                                           Peripheral IC
      3802 group Peripheral IC                 3802 group                                 (E2 PROM etc.)
                      (OSD controller etc.)

      (3) Transmission and reception           (4) Connecting ICs
           (Pins RXD and TXD are connected)

           (Pins IN and OUT in peripheral IC
           are connected)

      Port  CS                                        Port                                  CS
                                                      SCLK                                  CLK
      SCLK  CLK                                       TXD                                   IN
                                                      RXD                                   OUT
      TXD   IN                                        Port                                Peripheral IC 1

      RXD   OUT                                3802 group

      3802 group T1 Peripheral ICT2
                         (E2 PROM etc.)

                           T1: Select an N-channel open-drain output control of TXD pin.    CS
                            2: Use such OUT pin of peripheral IC as an N-channel open-      CLK
                                drain output in high impedance during receiving data.       IN
                                                                                            OUT
                          Notes1: "Port" is an output port controlled by software.
                                   2: Use SOUT and SIN instead of TXD and RXD in the      Peripheral IC 2
                                       serial I/O2.

Fig. 2.3.14 Serial I/O connection examples (1)

2-30              3802 GROUP USER'S MANUAL
                                                              APPLICATION

                                                                                                           2.3 Serial I/O

(2) Connection with microcomputer
     Figure 2.3.15 shows connection examples of the other microcomputers.

(1) Selecting an internal clock                 (2) Selecting an external clock

SCLK         CLK                                SCLK               CLK
TXD          IN                                 TXD                IN
RXD          OUT                                RXD                OUT

3802 group Microcomputer                        3802 group Microcomputer

(3) Using the SRDY siganl output function       (4) Using UARTT
    (Selecting an external clock)

       SRDY      RDY                            TXD                RXD
       SCLK      CLK                            RXD                TXD
       TXD       IN
       RXD       OUT                            3802 group Microcomputer
3802 group   Microcomputer

T: UART can not be used in the serial I/O2.
Note: Use SOUT and SIN instead of TXD and RXD in the serial I/O2.

Fig. 2.3.15 Serial I/O connection examples (2)

                  3802 GROUP USER'S MANUAL                                       2-31
APPLICATION

2.3 Serial I/O

2.3.4 Setting of serial I/O transfer data format
A clock synchronous or clock asynchronous (UART) is selected as a data format of the serial I/O1.
The serial I/O2 operates in a clock synchronous.
Figure 2.3.16 shows a setting of serial I/O transfer data format.

                    1ST-8DATA-1SP                                     MSB SP
                                                           MSB SP
                              ST LSB
                                                                      MSB PAR SP
                    1ST-7DATA-1SP                          MSB PAR SP

                              ST LSB                                  MSB 2SP
                                                           MSB 2SP
                    1ST-8DATA-1PAR-1SP
                                                                      MSB PAR 2SP
                               ST LSB                      MSB PAR 2SP

              UART  1ST-7DATA-1PAR-1SP                         ST :Start bit
                                                               SP :Stop bit
                               ST LSB                          PAR :Parity bit

                    1ST-8DATA-2SP

                              ST LSB

                    1ST-7DATA-2SP

                               ST LSB

      Serial        1ST-8DATA-1PAR-2SP
      I/O1
                               ST LSB

                    1ST-7DATA-1PAR-2SP

                               ST LSB

              Clock synchronous  LSB first
              Serial I/O

      Serial  Clock synchronous  LSB first
      I/O2    Serial I/O         MSB first

Fig. 2.3.16 Setting of Serial I/O transfer data format

2-32                             3802 GROUP USER'S MANUAL
                                                               APPLICATION

                                                                                                             2.3 Serial I/O

2.3.5 Serial I/O application examples
(1) Communication using a clock synchronous serial I/O (transmit/receive)

                                                                                                                                                                                                                                                                                                                                    _____

      Outline : 2-byte data is transmitted and received through the clock synchronous serial I/O. The SRDY
                     signal is used for communication control.

      Figure 2.3.17 shows a connection diagram, and Figure 2.3.18 shows a timing chart.

                  Transmitting side                       Receiving side

                     P41/INT0                             SRDY1
                         SCLK1                            SCLK
                          TXD                             RXD

                  3802 group                              3802 group

Fig. 2.3.17 Connection diagram [Communication using a clock synchronous serial I/O]

Specifications :  � The Serial I/O1 is used (clock synchronous serial I/O is selected)
                  � Synchronous clock frequency : 125 kHz (f(XIN) = 4 MHz is divided by 32)

                                       _____

                  � The SRDY1 (receivable signal) is used.
                                                                                                                               _____

                  � The receiving side outputs the SRDY1 signal at intervals of 2 ms (generated by
                    timer), and 2-byte data is transferred from the transmitting side to the receiving
                    side.

SRDY1  D0 D1 D2 D3 D4 D5 D6 D7             D0 D1 D2 D3 D4 D5 D6 D7                                    ����
SCLK1                                                                                                 ����

TXD                                                                           D0 D1 � � � �

                                     2 ms

Fig. 2.3.18 Timing chart [Communication using a clock synchronous serial I/O]

                                3802 GROUP USER'S MANUAL                                                    2-33
APPLICATION

2.3 Serial I/O

      Transmitting side

               Serial I/O1 status register (Address : 1916)

               b7           b0

      SIO1STS

                                Transmit buffer empty flag
                                � Check to be transferred data from the Transmit buffer register to

                                  Transmit shift register.
                                � Writable the next transmission data to the Transmit buffer register

                                  at being set to "1."

                                Transmit shift register shift completion flag
                                 Check a completion of transmitting 1-byte data with this flag
                                 "1" : Transmit shift completed

               Serial I/O1 control register (Address : 1A16)

               b7           b0

      SIO1CON 1 1 0 1       00

                                BRG counter source selection bit : f(XIN)
                                Serial I/O1 synchronous clock selection bit : BRG/4
                                Transmit enable bit : Transmit enabled
                                Receive enable bit : Receive disabled
                                Serial I/O1 mode selection bit : Clock synchronous serial I/O
                                Serial I/O1 enable bit : Serial I/O1 enabled

               Baud rate generator (Address : 1C16)

               b7           b0

      BRG                7      Set "division ratio � 1"

               Interrupt edge selection register (Address : 3A16)

               b7           b0

      INTEDGE               0

                                INT0 active edge selection bit : Select INT0 falling edge

Fig. 2.3.19 Setting of related registers at a transmitting side [Communication using a clock
                 synchronous serial I/O]

2-34                        3802 GROUP USER'S MANUAL
                                                        APPLICATION

                                                                      2.3 Serial I/O

Receiving side

         Serial I/O1 status register (Address : 1916)

         b7          b0

SIO1STS

                         Receive buffer full flag
                            Check a completion of receiving 1-byte data with this flag.
                               "1" : At completing to receive
                               "0" : At reading out a receive buffer

         Serial I/O1 control register (Address : 1A16)

         b7          b0

SIO1CON 1 1 1 1 1 1

                         Serial I/O1 synchronous clock selection bit : External clock
                         SRDY1 output enable bit : Use the SRDY1 output

                         Transmit enable bit : Transmit enabled
                            Set this bit to "1," using SRDY1 output.

                         Receive enable bit : Receive enabled
                         Sirial I/O1 mode selection bit : Clock synchronous serial I/O
                         Serial I/O1 enable bit : Serial I/O1 enabled

Fig. 2.3.20 Setting of related registers at a receiving side [Communication using a clock
                 synchronous serial I/O]

                     3802 GROUP USER'S MANUAL                                              2-35
APPLICATION

2.3 Serial I/O

        Control procedure : Figure 2.3.21 shows a control procedure at a transmitting side, and Figure
                                         2.3.22 shows a control procedure at a receiving side.

                      RESET                                      q X : This bit is not used in this application.
                                                                        Set it to "0" or "1." It's value can be disregarded.

      Initialization

      .....

      SIO1CON (Address : 1A16) 1101XX002
             (Address : 1C16)
      BRG                      8--1

      INTEDGE (Address : 3A16), bit0 0

                                                         0       � Detect INT0 falling edge
          IREQ1 (Address:3C16), bit0?
                                                                 � Write a transmission data
                              1                                    The Transmit buffer empty flag is set to "0"
      IREQ1 (Address : 3C16), bit0 0                               by this writing.

      TB/RB (Address : 1816)  The first byte of a
                              transmission data

             SIO1STS (Address : 1916), bit0? 0                   � Check to be transfered data from the Transmit
                                                                   buffer register to the Transmit shift register.
                      1                                            (Transmit buffer empty flag)

      TB/RB (Address : 1816)  The second byte of a               � Write a transmission data
                              transmission data                    The transmit buffer empty flag is set to "0"
                                                                   by this writing.

                                                              0  � Check to be transfered data from the Transmit
             SIO1STS (Address : 1916), bit0?                       buffer register to the Transmit shift register.
                                                                   (Transmit buffer empty flag)
                                   1

             SIO1STS (Address : 1916), bit2? 0                   � Check a shift completion of the Transmit shift register
                                   1                               (Transmit shift register shift completion flag)

Fig. 2.3.21 Control procedure at a transmitting side [Communication using a clock synchronous
                 serial I/O]

2-36                           3802 GROUP USER'S MANUAL
                                                            APPLICATION

                                                                          2.3 Serial I/O

                        RESET                               qX : This bit is not used in this application.
                                                                   Set it to "0" or "1." It's value can be disregarded.
Initialization
SIO1CON (Address : 1A16) 1111 X11X2.....

                                          N                 � An interval of 2 ms is generated by a timer.
       Pass 2 ms?
                                                            � SRDY1 output
                              Y  Dummy data                       SRDY1 signal is output by writing data to
TB/RB (Address : 1816)                                           the TB/RB.
                                                                 Using the SRDY1 , the transmit enabled bit
                                                         0       (bit4) of the SIO1CON is set to "1."
       SIO1STS (Address : 1916), bit1?
                                                            � Check a completion of receiving
                               1                              (Receive buffer full flag)
       Read out reception data from
       TB/RB (Address : 1816)                               � Receive the first byte data.
                                                             A Receive buffer full flag is set to "0" by reading data.

                                                       0    � Check a completion of receiving
       SIO1STS (Address : 1916), bit1?                        (Receive buffer full flag)

                            1                               � Receive the second byte data.
                                                             A Receive buffer full flag is set to "0" by reading data.
       Read out reception data from
       TB/RB (Address : 1816)

Fig. 2.3.22 Control procedure at a receiving side [Communication using a clock synchronous
                 serial I/O]

                                 3802 GROUP USER'S MANUAL                                                                2-37
APPLICATION

2.3 Serial I/O

   (2) Output of serial data (control of a peripheral IC)
       Outline : 4-byte data is transmitted and received through the clock synchronous serial I/O. The CS
                      signal is output to a peripheral IC through the port P53.

                          P53  CS         CS               P53      CS    CS
                        SCLK1  CLK        CLK           SCLK2       CLK   CLK
                               DATA       DATA          SOUT2       DATA  DATA
                          TXD

      3802 group                     Peripheral IC   3802 group           Peripheral IC

      (1) Example for using Serial I/O1              (2) Example for using Serial I/O2

Fig. 2.3.23 Connection diagram [Output of serial data]

      Specifications :  � The Serial I/O is used. (clock synchronous serial I/O is selected)
                        � Synchronous clock frequency : 125 kHz (f(XIN) = 4 MHz is divided by 32)
                        � Transfer direction : LSB first
                        � The Serial I/O interrupt is not used.

                                                                                                                                              ___

                        � The Port P53 is connected to the CS pin ("L" active) of the peripheral IC for a
                          transmission control (the output level of the port P53 is controlled by software).

      Figre 2.3.24 shows an output timing chart of serial data.

      CS

      CLK

      DATA                           DO0        DO1  DO2            DO3

      Note: The SOUT2 pin is in high impedance after completing to transfer data, using the serial I/O2

Fig. 2.3.24 Timing chart [Output of serial data]

2-38                                      3802 GROUP USER'S MANUAL
                                                           APPLICATION

                                                                                                       2.3 Serial I/O

Figure 2.3.25 shows a setting of serial I/O1 related registers, and Figure 2.3.26 shows a setting of
serial I/O1 transmission data.

         Serial I/O1 control register (Address : 1A16)

         b7               b0

SIO1CON 1 1 0 1 1 0 0 0

                                  BRG count source selection bit : f(XIN)
                                  Serial I/O1 synchronous clock selection bit : BRG/4
                                  SRDY1 output enable bit : Not use the SRDY1 signal output function
                                  Transmit interrupt source selection bit : Transmit shift operating

                                                                                       completion

                                  Transmit enable bit : Transmit enabled
                                  Receive enable bit : Receive disabled
                                  Serial I/O1 mode selection bit : Clock synchronous serial I/O
                                  Serial I/O1 enable bit : Serial I/O1 enabled

         UART control register (Address : 1B16)

         b7               b0

UARTCON          0

                                  P45/TXD P-channel output disable bit : CMOS output

         Baud rate generator (Address : 1C16)

         b7               b0

BRG                 7             Set "division ratio � 1"
ICON1
         Interrupt control register 1 (Address : 3E16)

         b7               b0

                       0

                                  Serial I/O1 transmit interrupt enable bit : Interrupt disabled

         Interrupt request register 1 (Address : 3C16)

         b7               b0

IREQ1                  0

                                                                              Serial I/O1 transmit interrupt request bit
                                                                              Using this bit, check the completion of
                                                                              transmitting 1-byte base data.
                                                                              "1" : Transmit shift completion

Fig. 2.3.25 Setting of serial I/O1 related registers [Output of serial data]

         Transmit/Receive buffer register (Address : 1816)

             b7               b0                 Set a transmission data.

TB/RB                                            Check that transmission of the previous data is

                                                 completed before writing data (bit 3 of the

                                                 Interrupt request register 1 is set to "1").

Fig. 2.3.26 Setting of serial I/O1 transmission data [Output of serial data]

                          3802 GROUP USER'S MANUAL                                                                        2-39
APPLICATION

2.3 Serial I/O

        Control procedure : When the registers are set as shown in Fig. 2.3.25, the Serial I/O1 can transmit
                                        1-byte data simply by writing data to the Transmit buffer register.
                                        Thus, after setting the CS signal to "L," write the transmission data to the
                                        Receive buffer register on a 1-byte base, and return the CS signal to "H" when
                                        the desired number of bytes have been transmitted.
                                        Figure 2.3.27 shows a control procedure of serial I/O1.

                         RESET                      q X : This bit is not used in this application.
                                                           Set it to "0" or "1." It's value can be disregarded.
         Initialization
                                                         q Set the Serial I/O1.
         ....                                            q Serial I/O1 transmit interrupt : Disabled
                                                         q Set the CS signal output port.
         SIO1CON (Address : 1A16) 110110002
                                                           ("H" level output)
         UARTCON (Address : 1B16), bit4 0

         BRG   (Address : 1C16)            8�1

         ICON1 (Address : 3E16), bit3 0

         P5    (Address : 0A16), bit3 1

         P5D   (Address : 0B16) XXXX1XXX2

         ....

               P5 (Address : 0A16), bit3 0          q Set the CS signal output level to "L."

               IREQ1 (Address : 3C16), bit3 0       q Set the Serial I/O1 transmit interrupt
                                                     request bit to "0."
         TB/RB (Address : 1816)  a transmission
                                 data               q Write a transmission data.
                                                     (start to transmit 1-byte data)

               IREQ1 (Address : 3C16), bit3?     0  q Check the completion of transmitting 1-

                                                    byte data.

                         1

      N        Complete to transmit data?           q Use any of RAM area as a counter for
                                                     counting the number of transmitted bytes.
                         Y
                                                    q Check that transmission of the target
               P5 (Address : 0A16), bit3 1           number of bytes has been completed.

                                                    q Return the CS signal output level to "H"
                                                     when transmission of the target number of
                                                     bytes is completed.

Fig. 2.3.27 Control procedure of serial I/O1 [Output of serial data]

2-40                             3802 GROUP USER'S MANUAL
                                                           APPLICATION

                                                                                                       2.3 Serial I/O

Figure 2.3.28 shows a setting of serial I/O2 related registers, and Figure 2.3.29 shows a setting of
serial I/O2 transmission data.

       Serial I/O2 control register (Address : 1D16)

       b7         b0

SIO2CON 0 1 0 0 1 0 1 0

                             Internal synchronous clock selection bits : f(XIN)/32
                             Serial I/O2 port selection bit : Use the Serial I/O2
                             SRDY2 output enable bit : Not use the SRDY2 signal output function
                             Transfer direction selection bit : LSB first
                             Serial I/O2 synchronous clock selection bit : Internal clock
                             P51/SOUT2 P-channel output disable bit : CMOS output

       Interrupt control register 2 (Address : 3F16)

       b7         b0

ICON2          0

                             Serial I/O2 interrupt enable bit : Interrupt disabled

       Interrupt request register 2 (Address : 3D16)

       b7         b0

IREQ2          0

                             Serial I/O2 interrupt request bit
                             Using this bit, check the completion of
                             transmitting 1-byte base data.
                             "1" : Transmit completion

Fig. 2.3.28 Setting of serial I/O2 related registers [Output of serial data]

           Serial I/O2 register (Address : 1F16)

           b7            b0

SIO2                                              Set a transmission data.

                                                  Check that transmission of the previous data is

                                                  completed before writing data (bit 2 of the Interrupt

                                                  request register 2 is set to "1").

Fig. 2.3.29 Setting of serial I/O2 transmission data [Output of serial data]

                         3802 GROUP USER'S MANUAL                                                        2-41
APPLICATION

2.3 Serial I/O

        Control procedure : When the registers are set as shown in Fig. 2.3.28, the Serial I/O2 can transmit
                                        1-byte data simply by writing data to the Serial I/O2 register.
                                        Thus, after setting the CS signal to "L," write the transmission data to the Serial
                                        I/O1 register on a 1-byte base, and return the CS signal to "H" when the desired
                                        number of bytes have been transmitted.
                                        Figure 2.3.30 shows a control procedure of serial I/O2.

                         RESET                        q X : This bit is not used in this application.
                                                              Set it to "0" or "1." It's value can be disregarded.
         Initialization
                                                             q Set the Serial I/O2 control register.
         ....                                                q Serial I/O2 interrupt : Disabled
                                                             q Set the CS signal output port.
         SIO2CON(Address : 1D16) 010010102
         ICON2 (Address : 3F16), bit2 0                       ("H" level output)
               (Address : 0A16), bit3 1
         P5

         P5D   (Address : 0B16) XXXX1XXX2

         ....

               P5 (Address : 0A16), bit3 0            q Set the CS signal output level to "L."

               IREQ2 (Address : 3D16), bit2 0         q Set the Serial I/O2 interrupt request bit to "0."

         SIO2 (Address : 1F16)     a transmission     q Write a transmission data.
                                   data                (start to transmit 1-byte data)

               IREQ2 (Address : 3D16), bit2?       0  q Check the completion of transmitting 1-
                                                       byte data.
                                1
                                                      q Use any of RAM area as a counter for
      N        Complete to transmit data?              counting the number of transmitted bytes.

                                Y                     q Check that transmission of the target
                                                       number of bytes has been completed.
               P5 (Address : 0A16), bit3 1
                                                      q Return the CS signal output level to "H" when
                                                       transmission of the target number of bytes is
                                                       completed.

Fig. 2.3.30 Control procedure of serial I/O2 [Output of serial data]

2-42                               3802 GROUP USER'S MANUAL
                                                              APPLICATION

                                                                                                           2.3 Serial I/O

(3) Cyclic transmission or reception of block data (data of a specified number of bytes)
     between microcomputers
     [without using an automatic transfer]

     Outline : When a clock synchronous serial I/O is used for communication, synchronization of the clock
                    and the data between the transmitting and receiving sides may be lost because of noise
                    included in the synchronizing clock. Thus, it is necessary to be corrected constantly. This
                    "heading adjustment" is carried out by using the interval between blocks in this example.

      SCLK                              SCLK
       RXD                              TXD
       TXD                              RXD
                                       Slave unit
Master unit

Note: Use SOUT and SIN instead of TXD and RXD in the serial I/O2.

Fig. 2.3.31 Connection diagram [Cyclic transmission or reception of block data between
                 microcomputers]

Specifications : � The serial I/O1 is used (clock synchronous serial I/O is selected).
                         � Synchronous clock frequency : 131 kHz (f(XIN) = 4.19 MHz is divided by 32)
                         � Byte cycle: 488 � s
                         � Number of bytes for transmission or reception : 8 byte/block
                         � Block transfer cycle : 16 ms
                         � Block transfer period : 3.5 ms
                         � Interval between blocks : 12.5 ms
                         � Heading adjustive time : 8 ms

Limitations of the specifications
        1. Reading of the reception data and setting of the next transmission data must be completed
           within the time obtained from "byte cycle � time for transferring 1-byte data" (in this example,
           the time taken from generating of the Serial I/O1 receive interrupt request to generating of the
           next synchronizing clock is 431 � s).
        2. "Heading adjustive time < interval between blocks" must be satisfied.

             3802 GROUP USER'S MANUAL                                                   2-43
APPLICATION

2.3 Serial I/O

        The communication is performed according to the timing shown below. In the slave unit, when a
        synchronizing clock is not input within a certain time (heading adjustive time), the next clock input is
        processed as the beginning (heading) of a block.
        When a clock is input again after one block (8 byte) is received, the clock is ignored.
        Figure 2.3.33 shows a setting of related registers.

                         D0  D1       D2                          D7              D0

                   Byte cycle                                          Interval between blocks
                               Block transfer period              Heading adjustive time
                                Block transfer cycle

                                                                                 Processing for heading adjustment
Fig. 2.3.32 Timing chart [Cyclic transmission or reception of block data between microcomputers]

      Master unit                                                     Slave unit

      Serial I/O1 control register (Address : 1A16)                   Serial I/O1 control register (Address : 1A16)

      b7           b0                                                 b7              b0

SIO1CON 1 1 1 1 1 0 0 0                                       SIO1CON 1 1 1 1 0 1

                         BRG count source : f(XIN)                                           Not be effected by
                         Synchronous                                                         external clock
                         clock : BRG/4                                                       Synchronous clock : External clock
                         Not use the SRDY1 output                                            Not use the SRDY1 output
                         Transmit interrupt source :
                         Transmit shift operating completion                                 Not use the serial I/O1 transmit interrupt

                         Transmit enabled                                                    Transmit enabled
                         Receive enabled                                                     Receive enabled

                         Clock synchronous serial I/O                                        Clock synchronous serial I/O

                         Serial I/O1 enabled                                                 Serial I/O1 enabled

                             Both of units

                                  UART control register (Address : 1B16)

                                  b7                          b0

                         UARTCON                     0

                                                                  P45/TXD pin : CMOS output

                                  Baud rate generator (Address : 1C16)

                                  b7                          b0

                             BRG                     7                Set "division ratio � 1"

Fig. 2.3.33 Setting of related registers [Cyclic transmission or reception of block data between
                 microcomputers]

2-44                                  3802 GROUP USER'S MANUAL
                                                           APPLICATION

                                                                                                       2.3 Serial I/O

Control procedure :
   Control in the master unit
      After a setting of the related registers is completed as shown in Figure 2.3.33, in the master unit
      transmission or reception of 1-byte data is started simply by writing transmission data to the
      Transmit buffer register.
      To perform the communication in the timing shown in Figure 2.3.32, therefore, take the timing into
      account and write transmission data. Read out the reception data when the Serial I/O1 transmit
      interrupt request bit is set to "1," or before the next transmission data is written to the Transmit
      buffer register.
      A processing example in the master unit using timer interrupts is shown below.

Interrupt processing routine
executed every 488 � s

   CLT (Note 1)                      Note 1: When using the Index X mode flag (T).
   CLD (Note 2)                      Note 2: When using the Decimal mode flag (D).
   Push register to stack
                                    q Push the register used in the interrupt
Within a block transfer period?      processing routine into the stack.

                 Y               N
Read a reception data
                                        q Generate a certain block interval by
                                         using a timer or other functions.

                                        Count a block interval counter         q Check the block interval counter and
                                                                                determine to start of a block transfer.

Complete to transfer a block?    Y      Start a block transfer?            N

                  N                                           Y
Write a transmission data
                                        Write the first transmission data
                                        (first byte) in a block

Pop registers                       q Pop registers which is pushed to stack.

                            RTI
Fig. 2.3.34 Control in the master unit

                                        3802 GROUP USER'S MANUAL                                                         2-45
APPLICATION

2.3 Serial I/O

           Control in the slave unit
               After a setting of the related registers is completed as shown in Figure 2.3.33, the slave unit becomes the
               state which is received a synchronizing clock at all times, and the Serial I/O1 receive interrupt request bit
               is set to "1" every time an 8-bit synchronous clock is received.
               By the serial I/O1 receive interrupt processing routine, the data to be transmitted next is written to the
               Transmit buffer register after received data is read out.
               However, if no serial I/O1 receive interrupt occurs for more than a certain time (head adjustive time), the
               following processing will be performed.
               1. The first 1 byte data of the transmission data in the block is written into the Transmit buffer register.
               2. The data to be received next is processed as the first 1 byte of the received data in the block.
               Figure 2.3.35 shows the control in the slave unit using a serial I/O1 receive interrupt and any timer interrupt
               (for head adjustive).

      Serial I/O1 receive interrupt                                             Timer interrupt processing
      processing routine                                                        routine

      CLT (Note 1)                            q Push the register used in       CLT (Note 1)                       q Push the register used in
      CLD (Note 2)                             the interrupt processing         CLD (Note 2)                        the interrupt processing
      Push register to stack                   routine into the stack.          Push register to stack              routine into the stack.

                                                 q Check the received byte      Heading adjustive counter � 1
                                                   counter to judge if a block

                                           N has been transfered.
      Within a block transfer period?

                     Y                                                          Heading adjustive                  N
      Read a reception data
                                                                                counter = 0?

      A received byte counter +1                                                                 Y

                                                                                Write the first transmission data
                                                                                (first byte) in a block

                                           Y                                    A received byte counter 0
       A received byte counter  8?
                                              Write any data (FF16)             Pop registers                      q Pop registers which is
                        N                                                               RTI                         pushed to stack.
      Write a transmission data

      Heading adjustive Initialized

      counter  value (Note 3)

               Pop registers                  q Pop registers which is
                                               pushed to stack.

                           RTI                Notes 1: When using the Index X mode flag (T).
                                                       2: When using the Decimal mode flag (D).
Fig. 2.3.35 Control in the slave unit                  3: In this example, set the value which is equal to the
                                                           heading adjustive time divided by the timer interrupt
                                                           cycle as the initialized value of the heading adjustive
                                                           counter.
                                                           For example: When the heading adjustive time is 8 ms
                                                                               and the timer interrupt cycle is 1 ms, set
                                                                               8 as the initialized value.

2-46                                          3802 GROUP USER'S MANUAL
                                                              APPLICATION

                                                                                                           2.3 Serial I/O

(4) Communication (transmit/receive) using an asynchronous serial I/O (UART)
    Point : 2-byte data is transmitted and received through an asynchronous serial I/O.
               The port P40 is used for communication control.

    Figure 2.3.36 shows a connection diagram, and Figure 2.3.37 shows a timing chart.

                  Transmitting side                  Receiving side

                                    P40                 P40
                                    TXD                 RXD
                       3802 group                       3802 group

Fig. 2.3.36 Connection diagram [Communication using UART]

Specifications :  � The Serial I/O1 is used (UART is selected).
                  � Transfer bit rate : 9600 bps (f(XIN) = 4.9152 MHz is divided by 512)
                  � Communication control using port P40

                     (The output level of the port P40 is controlled by softoware.)
                  � 2-byte data is transferred from the transmitting side to the receiving side at inter-

                    vals of 10 ms (generated by timer).

P40

TXD  ST D0 D1 D2 D3 D4 D5 D6 D7 SP(2) ST D0 D1 D2 D3 D4 D5 D6 D7 SP(2)  ST D0

                                         10 ms

Fig. 2.3.37 Timing chart [Communication using UART]

                                         3802 GROUP USER'S MANUAL              2-47
APPLICATION

2.3 Serial I/O

        Table 2.3.1 shows setting examples of Baud rate generator (BRG) values and transfer bit rate values,
        Figure 2.3.38 shows a setting of related registers at a transmitting side, and Figure 2.3.39 shows a
        setting of related registers at a receiving side.

Table 2.3.1 Setting examples of Baud rate generator values and transfer bit rate values

Transfer bit BRG count at f(XIN) = 4.9152 MHZ  at f(XIN) = 7.3728 MHZ  at f(XIN) = 8 MHZ
rate (bps) source
(Note 1) (Note 2) BRG setting value Actual time (bps) BRG setting value Actual time (bps) BRG setting value Actual time (bps)

600 f(XIN)/4 127(7F16)       600.00            191(BF16)  600.00 207(CF16)               600.96

1200 f(XIN)/4      63(3F16)  1200.00           95(5F16)   1200.00 103(6716)              1201.92

2400 f(XIN)/4      31(1F16)  2400.00           47(2F16)   2400.00      51(3316)          2403.85

4800 f(XIN)/4      15(0F16)  4800.00           23(1716)   4800.00      25(1916)          4807.69

9600 f(XIN)/4      7(0716)   9600.00           11(0B16)   9600.00      12(0C16)          9615.38

19200 f(XIN)/4     3(0316)   19200.00          5(0516) 19200.00        5(0516)           20833.33

38400 f(XIN)/4     1(0116)   38400.00          2(0216) 38400.00        2(0216)           41666.67

76800 f(XIN)       3(0316)   76800.00          5(0516) 76800.00        5(0516)           83333.33

31250 f(XIN)                                                           15(0F16)          31250.00

62500 f(XIN)                                                           7(0716)           62500.00

Notes 1: Equation of transfer bit rate
                                                                      f(XIN)

              Transfer bit rate (bps) =
                                                   (BRG setting value + 1) ! 16 ! m

              m: when bit 0 of the Serial I/O1 control register (Address : 1A16) is set to "0," a value of
                  m is 1.
                  when bit 0 of the Serial I/O1 control register (Address : 1A16) is set to "1," a value of
                  m is 4.

          2: A BRG count source is selected by bit 0 of the Serial I/O1 control register (Address : 1A16).

2-48                         3802 GROUP USER'S MANUAL
                                                                     APPLICATION

                                                                                   2.3 Serial I/O

Transmitting side

         Serial I/O1 status register (Address : 1916)

         b7           b0

SIO1STS

                          Transmit buffer empty flag
                              � Check to be transferred data from the Transmit buffer
                               register to the Transmit shift register.
                              � Writable the next transmission data to the Transmit buffer
                               register at being set to "1."

                          Transmit shift register shift completion flag

                               Check a completion of transmitting 1-byte data with this flag.
                               "1" : Transmit shift completed

         Serial I/O1 control register (Address : 1A16)

         b7           b0

SIO1CON 1 0 0 1 0 0 1

                          BRG count source selection bit : f(XIN)/4
                          Serial I/O1 synchronous clock selection bit : BRG/16
                          SRDY1 output enable bit : Not use SRDY1 out
                          Transmit enable bit : Transmit enabled
                          Receive enable bit : Receive disabled

                          Serial I/O1 mode selection bit : Asynchronous serial I/O(UART)
                          Serial I/O1 enable bit : Serial I/O1 enabled

         UART control register (Address : 1B16)

         b7           b0

UARTCON            01 00

                          Character length selection bit : 8 bits
                          Parity enable bit : Parity checking disabled
                          Stop bit length selection bit : 2 stop bits
                          P45/TXD P-channel output disable bit : CMOS output

         Baud rate generator (Address : 1C16)

         b7           b0

BRG                7                              f(XIN)         �1
                             Set                          mT

                                    Transfer bit rate 16

                          T when bit 0 of the Serial I/O1 control register (Address : 1A16) is set to "0,"
                             a value of m is 1.
                             when bit 0 of the Serial I/O1 control register (Address : 1A16) is set to "1,"

                             a value of m is 4.

Fig. 2.3.38 Setting of related registers at a transmitting side [Communication using UART]

                          3802 GROUP USER'S MANUAL                                             2-49
APPLICATION

2.3 Serial I/O

Receiving side

               Serial I/O1 status register (Address : 1916)

               b7     b0

      SIO1STS

                             Receive buffer full flag
                                Check a completion of receiving 1-byte data with this flag.
                                   "1" : at completing to receive
                                   "0" : at reading out a content of the Receive buffer register

                             Overrun error flag
                                   "1" : when data are ready to be transferred to the Receive shift register
                                          in the state of storing data into the Receive buffer register.

                             Parity error flag
                                   "1" : when parity error occurs at enabled parity.

                             Framing error flag
                                   "1" : when data can not be received at the timing of setting a stop bit.

                             Summing error flag
                                   "1" : when even one of the following errors occurs.

                                             � Overrun error
                                             � Parity error
                                             � Framing error

               Serial I/O1 control register (Address : 1A16)

               b7     b0

      SIO1CON 1 0 1 0 0 0 1

                             BRG count source selection bit : f(XIN)/4
                             Serial I/O1 synchronous clock selection bit : BRG/16
                             SRDY1 output enable bit : Not use SRDY1 out
                             Transmit enable bit : Transmit disabled
                             Receive enable bit : Receive enabled
                             Serial I/O1 mode selection bit : Asynchronous serial I/O(UART)
                             Serial I/O1 enable bit : Serial I/O1 enabled

               UART control register (Address : 1B16)

               b7     b0

UARTCON               1 00

                             Character length selection bit : 8 bits
                             Parity enable bit : Parity checking disabled
                             Stop bit length selection bit : 2 stop bits

               Baud rate generator (Address : 1C16)

               b7     b0

      BRG          7                                f(XIN)           �1
                             Set                              mT

                                    Transfer bit rate 16

                             T when bit 0 of the Serial I/O1 control register (Address : 1A16) is set to "0,"
                               a value of m is 1.
                               when bit 0 of the Serial I/O1 control register (Address : 1A16) is set to "1,"
                               a value of m is 4.

Fig. 2.3.39 Setting of related registers at a receiving side [Communication using UART]

2-50                         3802 GROUP USER'S MANUAL
                                                           APPLICATION

                                                                                                       2.3 Serial I/O

Control procedure : Figure 2.3.40 shows a control procedure at a transmitting side, and Figure 2.3.41
                               shows a control procedure at a receiving side.

                RESET                                      q X : This bit is not used in this application.
                                                                  Set it to "0" or "1." It's value can be disregarded.

Initialization

    .....

SIO1CON (Address : 1A16)        1001X0012

UARTCON (Address : 1B16)        000010002

BRG        (Address : 1C16)     8 �1

P4         (Address : 0816), bit0 0                        � Set port P40 for a communication control.

P4D        (Address : 0916) XXXXXXX12

                                                       N   � An interval of 10 ms is generated by a timer.
                  Pass 10 ms?
                                                           � Start of communication.
                           Y
     P4 (Address : 0816), bit0 1                           � Write a transmission data
                                                             The Transmit buffer empty flag is set to "0"
TB/RB (Address : 1816)     The first byte of a               by this writing.
                           transmission data
                                                           � Check to be transferred data from the Transmit
                                                        0    buffer register to the Transmit shift register.
     SIO1STS (Address : 1916), bit0?                         (Transmit buffer empty flag)

                        1                                  � Write a transmission data
                                                             The Transmit buffer empty flag is set to "0"
TB/RB (Address : 1816)     The second byte of                by this writing.
                           a transmission data
                                                           � Check to be transferred data from the Transmit
           SIO1STS (Address : 1916), bit0?      0            buffer register to the Transmit shift register.
                                                             (Transmit buffer empty flag)

                        1

                                                       0   � Check a shift completion of the Transmit shift register.
     SIO1STS (Address : 1916), bit2?                        (Transmit shift register shift completion flag)

                        1                                  � End of communication

     P4 (Address : 0816), bit0       0

Fig. 2.3.40 Control procedure at a transmitting side [Communication using UART]

                                     3802 GROUP USER'S MANUAL                                                           2-51
APPLICATION

2.3 Serial I/O

                      RESET                                         q X :This bit is not used in this application.
                                                                          Set it to "0" or "1." It's value can be disregarded.

      Initialization

         .....

      SIO1CON (Address : 1A16)            1010X0012
                                          000010002
      UARTCON (Address : 1B16)            8�1
                                          XXXXXXX02
      BRG       (Address : 1C16)

      P4D       (Address : 0916)

                                                                 0  � Check a completion of receiving.
                SIO1STS (Address : 1916), bit1?                      (Receive buffer full flag)

                                        1                           � Receive the first 1 byte data
                    Read out a reception data                         A Receive buffer full flag is set
                    from RB (Address : 1816)                          to "0" by reading data.

                                                                 1  � Check an error flag.
                SIO1STS (Address : 1916), bit6?

                                      0

                                                                 0  � Check a completion of receiving.
                SIO1STS (Address : 1916), bit1?                      (Receive buffer full flag)

                                        1                           � Receive the second byte data
                     Read out a reception data                       A Receive buffer full flag is set
                     from RB (Address : 1816)                        to "0" by reading data.

                SIO1STS (Address : 1916), bit6?      1              � Check an error flag.

                      0                                                                     Processing for error

      1         P4 (Address : 0816), bit0?

                                       0  0000X0012                 � Countermeasure for a bit slippage
                                          1010X0012
      SIO1CON (Address : 1A16)
      SIO1CON (Address : 1A16)

Fig. 2.3.41 Control procedure at a receiving side [Communication using UART]

2-52                                      3802 GROUP USER'S MANUAL
                                                         APPLICATION

                                                                            2.4 PWM

2.4 PWM

2.4.1 Memory map of PWM

002B16                    PWM control register (PWMCON)
002C16                    PWM prescaler (PREPWM)
002D16                    PWM register (PWM)

Fig. 2.4.1 Memory map of PWM related registers

                          3802 GROUP USER'S MANUAL       2-53
APPLICATION

2.4 PWM

2.4.2 Related registers

PWM control register
b7 b6 b5 b4 b3 b2 b1 b0

                          PWM control register (PWMCON) [Address:2B16]

                          B            Name                          Function                   At reset R W
                                                                                                  0
                          0 PWM function enable bit     0 : PWM disabled
                                                        1 : PWM enabled
                          1 Count source selection bit  0 : f(XIN)                              0
                                                        1 : f(XIN)/2

                          2 Nothing is arranged for these bits. These are write disabled bits.  0  !
                              When these bits are read out, the contents are "0".

                          3                                                                     0  !

                          4                                                                     0  !

                          5                                                                     0  !

                          6                                                                     0  !

                          7                                                                     0  !

Fig. 2.4.2 Structure of PWM control register

PWM prescaler
b7 b6 b5 b4 b3 b2 b1 b0

                          PWM prescaler (PREPWM) [Address : 2C16]

                          B                             Function                                At reset R W

                          0 qPWM cycle is set.                                                  ?
                             qThe values set in this register is written to both the PWM

                          1  prescaler pre-latch and the PWM prescaler latch at the same        ?
                             time.

                             q When data is written during outputting PWM, the pulses           ?
                          2 corresponding to the changed contents are output starting with

                                the next cycle.
                          3 qWhen this register is read out, the content of the PWM prescaler ?

                             latch is read out.

                          4                                                                     ?

                          5                                                                     ?

                          6                                                                     ?

                          7                                                                     ?

Fig. 2.4.3 Structure of PWM prescaler

2-54                                   3802 GROUP USER'S MANUAL
                                                                     APPLICATION

                                                                                        2.4 PWM

PWM register
b7 b6 b5 b4 b3 b2 b1 b0

                         PWM register (PWM) [Address : 2D16]

                         b            Function                                                  At reset R W
                                                                                                  ?
                         0 q "H" level output period of PWM is set.                               ?
                                                                                                  ?
                            q The values set in this register is written both the PWM register    ?

                         1 pre-latch and the PWM register latch at the same time.
                             q When data is written during outputting PWM, the pulses

                         2  corresponding to the changed contents are output starting with
                            the next cycle.

                             q When this register is read out, the content of the PWM register
                         3 latch is read out.

                         4                                                                      ?

                         5                                                                      ?

                         6                                                                      ?

                         7                                                                      ?

Fig. 2.4.4 Structure of PWM register

                                      3802 GROUP USER'S MANUAL                                                2-55
APPLICATION

2.4 PWM

2.4.3 PWM output circuit application example

   (1) Control of motor
        Outline : The rotation speed of the motor is controlled by using PWM (pulse width modulation) output.

        Figure 2.4.5 shows a connection diagram, Figures 2.4.6 shows PWM output timing, and Figure 2.4.7 shows
        a setting of the related registers.

      P56/PWM                 D-A converter                   M
      3802 group                                        Motor driver

Fig. 2.4.5 Connection diagram

        Specifications : � Motor is controlled by using the 8-bit-resolution PWM output function.
                                � Clock f(XIN) = 5.0 MHz
                                � "T," PWM cycle : 102 � s
                                � "t," "H" level width of output pulse : 40 � s (Fixed speed)V

                           V A motor speed can be changed by changing the "H" level width of output pluse.

      PWM output              t = 40 � s
                                           T = 102 � s

Fig. 2.4.6 PWM output timing

2-56                          3802 GROUP USER'S MANUAL
                                                                              APPLICATION

                                                                                                 2.4 PWM

        PWM control register (Address : 2B16)

        b7                               b0

PWMCON                                   01

                                               PWM function enable bit : PWM enabled (Note)
                                              Count source selection bit : f(XIN)

                                             Note : The PWM output function is given priority
                                                      even when the corresponding bit to P56 pin
                                                      of Port P5 direction register is set to "0"
                                                      (input mode).

        PWM prescaler (Address : 2C16)

        b7                               b0

PREPWM                 n                     Set "T", PWM cycle               [Equation]
                                             n=1
                                                                                  255 ! (n + 1)
                                                                              T=
                                                                                                   f(XIN)

        PWM register (Address : 2D16)

        b7                               b0

PWM                    m                     Set "t", "H" level width of PWM  [Equation]
                                             m = 100
                                                                              t=  T!m
                                                                                   255

Fig. 2.4.7 Setting of related registers

[About PWM output]
1. Set the PWM function enable bit to "1" : The P56/PWM pin is used as the PWM pin.

                                                         "H" level pulse is output first.
2. Set the PWM function enable bit to "0" : The P56/PWM pin is used as the port P56.

                                                         Thus, when fixing the output level, make sure the following.
     � First, write an output value to bit 6 of the Port P5 register.
     � Then write "X1XXXXXX2" to the Port P5 direction register.

       (X : This bit is not used in this application. Set it to "0" or "1." It's value can be disregarded.)
3. After data is set to the PWM prescaler and the PWM register, the PWM waveforms corresponding to new data

   will be output from the next repetitive cycle.

        PWM output

                          Change PWM         From the next repetitive cycle,
                          output data        output modified data

Fig. 2.4.8 PWM output

                                         3802 GROUP USER'S MANUAL                                          2-57
APPLICATION

2.4 PWM

Control procedure : By setting the related registers as shown to Figure 2.4.7, PWM waveforms are output to the
                               externalunit. This PWM output is integrated through the low pass filter and converted into DC
                               signals for control of the motor.

Figure 2.4.9 shows control procedure.

           ~~                               � X : This bit is not used in this application.
                                                  Set it to "0" or "1." It's value can be disregarded.
      P5 (Address : 0A16), bit6  0
      P5D (Address : 0B16)       X1XXXXXX2  � Output "L" level from P56/PWM pin.

      PREPWM (Address : 2C16)    1          � Set the PWM cycle
                                 100        � Set the "H" level width of PWM
      PWM  (Address : 2D16)      000000012  � Select the PWM count source, and enable the PWM output.

      PWMCON (Address : 2B16)

           ~~

Fig. 2.4.9 Control procedure

2-58                             3802 GROUP USER'S MANUAL
                                                                  APPLICATION

                                                                         2.5 A-D converter

2.5 A-D converter

2.5.1 Memory map of A-D conversion

                     003416 AD/DA control register (ADCON)
                     003516 A-D conver sion register (AD)
                     003D16 Interrupt request register 2 (IREQ2)
                     003F16 Interrupt control register 2 (ICON2)

Fig. 2.5.1 Memory map of A-D conversion related registers

                                     3802 GROUP USER'S MANUAL     2-59
APPLICATION

2.5 A-D converter

2.5.2 Related registers

      AD/DA control register
      b7 b6 b5 b4 b3 b2 b1 b0

                                               AD/DA control register (ADCON) [Address : 3416]

                               B  Name                                        Function                  At reset R W
                                                                                                          0
                               0  Analog input pin selection bits  b2 b1 b0

                                                                   0 0 0 : P60/AN0

                                                                   0 0 1 : P61/AN1

                               1                                   0 1 0 : P62/AN2                      0
                                                                   0 1 1 : P63/AN3

                                                                   1 0 0 : P64/AN4

                               2                                   1 0 1 : P65/AN5                      0
                                                                   1 1 0 : P66/AN6

                                                                   1 1 1 : P67/AN7

                               3 AD conversion completion bit 0 : Conversion in progress                1
                                                                              1 : Conversion completed

                               4 Nothing is allocated for these bits. These are write disabled bits.    0  !

                               5 When these bits are read out, the values are "0."                      0  !

                               6 DA1 output enable bit             0 : DA1 output disable               0
                                                                   1 : DA1 output enable

                               7 DA2 output enable bit             0 : DA2 output disabled              0
                                                                   1 : DA2 output enabled

Fig. 2.5.2 Structure of AD/DA control register

      A-D conversion register
      b7 b6 b5 b4 b3 b2 b1 b0

                               A-D conversion register (AD) [Address : 3516]

                               B                        Function                                        At reset R W

                               0 The read-only register which A-D conversion results are stored.        ?  !
                               1
                                                                                                        ?  !

                               2                                                                        ?  !

                               3                                                                        ?  !

                               4                                                                        ?  !

                               5                                                                        ?  !

                               6                                                                        ?  !

                               7                                                                        ?  !

Fig. 2.5.3 Structure of A-D conversion register

2-60                              3802 GROUP USER'S MANUAL
                                                                                         APPLICATION

                                                                                                2.5 A-D converter

Interrupt request register 2
b7 b6 b5 b4 b3 b2 b1 b0

                              Interrupt request reigster 2 (IREQ2) [Address : 3D16]

                              B  Name                                        Function             At reset R W

                              0 CNTR0 interrupt request bit    0 : No interrupt request           0  T
                                                               1 : Interrupt request

                              1 CNTR1 interrupt request        0 : No interrupt request           0  T
                                  bit                          1 : Interrupt request
                                                                                                  0  T
                              2 Serial I/O2 interrupt request  0 : No interrupt request
                                  bit                          1 : Interrupt request              0  T

                              3 INT2 interrupt request bit     0 : No interrupt request           0  T
                                                               1 : Interrupt request
                              4 INT3 interrupt request bit
                                                               0 : No interrupt request
                                                               1 : Interrupt request

                              5 INT4 interrupt request bit     0 : No interrupt request           0  T
                                                               1 : Interrupt request
                              6 AD conversion interrupt                                           0  T
                                  request bit                  0 : No interrupt request
                                                               1 : Interrupt request

                              7 Nothing is allocated for this bit. This is a write disabled bit.  0  !
                                  When this bit is read out, the value is "0."

                              T "0" is set by software, but not "1."

Fig. 2.5.4 Structure of Interrupt request register 2

Interrupt control register 2

b7 b6 b5 b4 b3 b2 b1 b0

0                             Interrupt control reigster 2 (ICON2) [Address : 3F16]

                              B  Name                                        Function             At reset R W
                                                               0 : Interrupt disabled               0
                              0 CNTR0 interrupt enable bit     1 : Interrupt enabled                0
                                                                                                    0
                              1 CNTR1 interrupt enable bit     0 : Interrupt disabled               0
                                                               1 : Interrupt enabled                0
                              2 Serial I/O2 interrupt enable                                        0
                                  bit                          0 : Interrupt disabled               0
                                                               1 : Interrupt enabled                0
                              3 INT2 interrupt enable bit
                                                               0 : Interrupt disabled
                              4 INT3 interrupt enable bit      1 : Interrupt enabled

                              5 INT4 interrupt enable bit      0 : Interrupt disabled
                                                               1 : Interrupt enabled
                              6 AD conversion interrupt
                                  enable bit                   0 : Interrupt disabled
                                                               1 : Interrupt enabled

                                                               0 : Interrupt disabled
                                                               1 : Interrupt enabled

                              7 Fix this bit to "0."

Fig. 2.5.5 Structure of Interrupt control register 2

                                 3802 GROUP USER'S MANUAL                                                       2-61
APPLICATION

2.5 A-D converter

2.5.3 A-D conversion application example
Conversion of Analog input voltage

        Outline : The analog input voltage input from the sensor is converted into digital values.

Figure 2.5.6 shows a connection diagram, and Figure 2.5.7 shows a setting of related registers.

                 P60/AN0                               Sensor

                 3802 group

Fig. 2.5.6 Connection diagram [Conversion of Analog input voltage]

        Specifications : � The analog input voltage input from the sensor is converted into digital values.
                                  � The P60/AN0 pin is used as an analog input pin.

             AD/DA control register (Address : 3416)

             b7  b0

      ADCON      0000

                             Analog input pin selection bits : Select the P60/AN0 pin
                             AD conversion completion bit : Conversion in progress

             A-D conversion register (Address : 3516)

             b7  b0

      AD               (read-only)

                             Store a result of A-D conversion (Note)

                 Note: Read out a result of A-D conversion after bit 3 of the
                         AD/DA control register (ADCON) is set to "1."

Fig. 2.5.7 Setting of related registers [Conversion of Analog input voltage]

2-62             3802 GROUP USER'S MANUAL
                                                           APPLICATION

                                                                                                2.5 A-D converter

Control procedure : By setting the related registers as shown in Figure 2.5.7, the analog input
                                 voltage input from the sensor are converted into digital values.

~~

ADCON (Address : 3416), bit0 � bit2 0002     � Select the P60/AN0 pin as an analog input pin.
                                             � Start A-D conversion.
ADCON (Address : 3416), bit3   0

ADCON (Address : 3416), bit3?             0

                    1                        � Check the completion of A-D conversion.
Read out AD (Address : 3516)                 � Read out the conversion result.

~~

Fig. 2.5.8 Control procedure [Conversion of Analog input voltage]

                              3802 GROUP USER'S MANUAL                                         2-63
APPLICATION

2.6 Processor mode

2.6 Processor mode

2.6.1 Memory map of processor mode

      003B16 CPU mode register (CPUM )

Fig. 2.6.1 Memory map of processor mode related register
2.6.2 Related register

      CPU mode register
      b7 b6 b5 b4 b3 b2 b1 b0

                               CPU mode register (CPUM) [Adress : 3B16]

                               B     Name                                Function                      At reset R W
                                                                                                         0
                               0 Processor mode bits       00 : Single-chip mode

                                                           01 : Memory expansion mode

                               1                           10 : Microprocessor mode                    T

                                                           11 : Not available

                               2 Stack page selection bit  0 : 0 page                                  0

                                                           1 : 1 page

                               3 Nothing is allocated for these bits. These are write disabled bits.   0  !
                               4 When these bits are read out, the values are "0."
                                                                                                       0  !

                               5                                                                       0  !

                               6                                                                       0  !

                                7                                                                      0  !
                               T An initial value of bit 1 is determined by a level of the CNVSS pin.

Fig. 2.6.2 Structure of CPU mode register

2-64                              3802 GROUP USER'S MANUAL
                                                               APPLICATION

                                                                                                  2.6 Processor mode

2.6.3 Processor mode application examples
                                                                                                                                                                                                                                                                 ____
      (1) Application example of memory expansion in the case where the ONW (One-Wait)
           function is not used
           Outline : The external memory is accessed in the microprocessor mode.
                          At f(XIN) = 8 MHz, an available RAM is given by the following :
                                                               ___
                          � OE access time : ta (OE)  50 ns
                          � Setup time for writing data : tsu (D)  65 ns
                          For example, the M5M5256BP-10 whose address access is 100 ns is available.
           Figure 2.6.3 shows an expansion example of a 32K byte ROM and a 32K byte RAM.

3802 group

CNVSS
           AD15

ONW                                 M5M27C256AK-10 M5M5256BP-10

2 P30, P31                                               S
                                                     CE
                                                         A0�A14
      AD14�                  74F04  A0�A14                 SRAM
      AD0                             EPROM
                          15

8 P4

                     DB0�           8                    DQ1�DQ8
                                                          OE W
                     DB7                 D0�D7                                Memory map
8 P5                                          OE                  000016 External RAM area

8 P6  RD                                                                            (M5M5256BP)
      WR
                                                                  000816 SFR area
        8MHz VCC = 5.0V � 10 %                                    004016 Internal RAM area
                                                                  044016 External RAM area

                                                                                    (M5M5256BP )

                                                                  800016
                                                                             External ROM area

                                                                                  (M5M27C256AK )

                                                                  FFFF16

Fig. 2.6.3 Expansion example of ROM and RAM

                                    3802 GROUP USER'S MANUAL                                      2-65
APPLICATION

2.6 Processor mode

        Figure 2.6.4, Figure 2.6.5 and Figure 2.6.6 show a standard timing at 8 MHz (No-Wait).

        A0�A7                                                   Address (low-order)
       (Port P0)                                                Address (high-order)

       A8�A14                             td(AH � RD)               tWL(RD)
       (Port P1)                          125 ns - 35 ns (min)
                                                                125 ns - 10 ns (min)
            S                                                                      Data
          (A15)                                                 ,,,,,,,,,,,,,, ta(OE)

           OE                                                   50 ns (max)
      (RD of 3802)                                                  tsu(DB � RD)

       DQ1�DQ8                                                                        65 ns (min)
         (Port P2)
                      " H " level
          WR

                                          td(AH � RD)           : RD delay time after outputting address of 3802
                                          tWL(RD)               : RD pulse width of 3802
                                          ta(OE)
                                          tsu(DB � RD)          : Output enabled access time of M5M5256BP
                                                                : Data bus setup time before RD of 3802

Fig. 2.6.4 Read-cycle (OE access, SRAM)

       A0�A7                                                    Address (low-order)
      (Port P0)                                                 Address (high-order)

      A8�A14
      (Port P1)

      CE                            tPHL

                      5.8 ns (max)

           OE                              td(AH � RD)          tWL(RD)
      (RD of 3802)                        125 ns - 35 ns (min)
                                                                125 ns - 10ns (min)
            D0�D7                                               ,,,,,,,,,,,,,, ta(OE)
           (Port P2)
                                                                50 ns (max)
                WR                                                                            Data
                                                                                      tsu(DB � RD)

                                                                                      65 ns (min)

                      " H " level

                                          tPHL                  : Output delay time of 74F04
                                                                : RD delay time after outputting address of 3802
                                          td(AH � RD)           : RD pulse width of 3802
                                          tWL(RD)               : Output enabled access time of M5M27C256AK
                                          ta(OE)
                                          tsu(DB � RD)          : Data bus setup time before RD of 3802

Fig. 2.6.5 Read-cycle (OE access, EPROM)

2-66                                      3802 GROUP USER'S MANUAL
                                                                                            APPLICATION

                                                                                               2.6 Processor mode

   A0�A7                                            Address (low-order)
   (Port P0)                                        Address (high-order)

   A8�A14                     td(AH � WR)           tWL(WR)
   (Port P1)                  125 ns - 35 ns (min)
                                                    125 ns - 10 ns (min)
       S       " H " level                          ,,,,,,,,,,,,,, td(WR �DB)
      (A15)                                            65 ns (max)          Data
                                                                          tsu(D)
       W
(WR of 3802)                                                             35 ns (min)

DQ1�DQ8
(Port P2)

      OE
(RD of 3802)

               td(AH � WR)                : WR delay time after outputting address of 3802
               tWL(WR)                    : WR pulse width of 3802
                                          : Data bus delay time after WR of 3802
               td(WR � DB)                : Data setup time of M5M5256BP
               tsu(D)

Fig. 2.6.6 Write-cycle (W control, SRAM)

               3802 GROUP USER'S MANUAL                                                     2-67
APPLICATION

2.6 Processor mode

                                                                                                                                                                                                                                  _____

(2) Application example of memory expansion in the case where the ONW (One-Wait)

      function is used
                                      ____

      Outline : ONW function is used when the external memory access is slow.
                                                                                                                                                             ____
                    If "L" level signal is input to the P32/ONW pin while the CPU is in the read or write status,

         the read or write cycle corresponding to 1 cycle of is extended. In the extended period,
         ___        ___                                                                                                          ____
         the RD or WR signal is kept at the "L" level. The ONW function operates only when data is

                    read from or written into addresses 0000 16 to 000716 and addresses 044016 to FFFF16 .
                                                                                                                                                                       ____

      Figure 2.6.7 shows an application example of the ONW function.

         3802 group

         CNVSS
                    AD15

      2  P30, P31                        74F04                                                                                   M5M5256B P-10
                                               M5M27C 256A K-10                                                                      S
                    ONW
                                                   CE

      8 P4          AD14�                A0�A14                                                                                  A0�A14
                                           EPRO M                                                                                    SRAM
                                     15

                    AD0

                          DB0�           8 D0�D7                                                                                 DQ1�DQ8
      8 P5                                         OE                                                                             OE W
                                                                                                                                                             Memory map
                          DB7                                                                                                                   000016 External RAM area

      8 P6          RD                                                                                                                                            (M5M5256B P )

                    WR                                                                                                                          000816 SFR area
                                                                                                                                                004016 Internal RAM area
                       8MH z VCC = 5.0V�10 %
                                                                                                                                                044016 External RAM area

                                                                                                                                                                  (M5M5256B P )

                                                                                                                                                800016
                                                                                                                                                           External ROM area

                                                                                                                                                FFFF16 (M5M27C256A K )

                                &n